fpga

    0熱

    1答えて

    クラスのパラメータ化でBoolを使用してリセット極性を逆転することはできません

    Chiselから始めたばかりで、LEDを点滅させる簡単なカウンタを書きました。 FPGAボード（Lattice iCEstick）には反転されたリセット信号があり、生成されたVerilogの極性を変更する代わりにChiselで設定します。 モジュールには、リセット信号を反転するfalseに設定できるChisel.Boolタイプの_resetパラメータがあることがわかりました。 Hereは、他の人が
    scala verilog fpga chisel 2016-04-25

    0熱

    1答えて

    VerilogでAES暗号化のオーディオストリーム入力をバイナリ番号として取得するにはどうすればよいですか？

    固定入力（128ビット）でVerilogでAES-128暗号化アルゴリズムのコードを書いたプロジェクトをやっていますが、今はオーディオストリームをバイナリ番号としてAES暗号化の入力に使用したいアルゴリズム。 これを行うにはどうすればよいでしょうか？
    matlab cryptography aes verilog fpga 2016-04-28

    0熱

    1答えて

    組合せ回路の方が順序回路よりも動作周波数が低いかどうか？

    アルゴリズムSHA3アルゴリズムは、 と順次の2通りの方法で設計しました。 合成時のクロックを伴うシーケンシャルデザインは、設計サマリーとして となります。最小クロック周期は1.275ns、最大周波数は784.129MHzです。 クロックなしで設計されており、入力と出力レジスタとの間に挟まれている組み合わせ一つ 最小クロック周期1701.691 NSと最大周波数0.588 MHzのように統合報告書
    fpga xilinx sequential digital flip-flop 2016-05-02

    0熱

    2答えて

    有効ビット数に基づく値の合計Verilog

    Verilogを初めて使用していますが、単純なコードを書き込もうとしていましたが、熟練した方法ではわかりません。 私は12ビットレジスタ "data"を持っています、そのレジスタの各ビットは特定の値を持っています。例えば Bit 0 = 12; Bit 1 = 16; Bit 2 = 33; ...... Bit 11 = 180; 次に「データ」レジスタのいずれかのビットが1の場合は
    verilog fpga hdl 2016-05-07

    0熱

    1答えて

    周波数が異なるLedカウンタプログラム（0〜15）

    0から15までカウントするZyboボード上の4つのLEDでカウンタを作成したいと思います。また、ボードの4つのボタンを異なる周波数に対応させたいLEDの変化（0.5Hz、1Hz、2Hz、4Hz）のために。私は既に固定周波数で単純なカウンタを達成しましたが、ボタンの周波数が変化すると第2の部分ではありません。 ブロックデザインでは、ボタンデータを読み取るAXI GPIOと、LEDのドライバ、クロック
    verilog fpga xilinx vivado zynq 2016-05-10

    -1熱

    1答えて

    VHDLシグナルポートマッピングの問題

    私はstdロジックベクトルの両方のinとoutポートを持つエンティティを定義しました。 アーキテクチャでは、実行中のポートの値を変更し、入力ポートの値が何であるかをチェックするプロセスが実行されています。 他のvhdlファイルtop.vhdでは、for generateサイクルを使用してこれらのエンティティのいくつかを作成しています。 私が必要とするのは、何とか出力ポートの値を入力ポートに接続する
    vhdl hardware fpga 2016-05-10

    1熱

    2答えて

    Verilogで次の再宣言エラーが発生するのはなぜですか？

    私は以下のように簡単なVerilogコードを実装しようとしています： module test1( input ACLK, input RST, output test_output1, output test_output2 ); //wire ACLK; //wire RST; reg test_output1; reg test_out
    verilog fpga xilinx 2016-05-13

    0熱

    1答えて

    fpga上のフォーク結合アルゴリズム

    fpgaでフォーク結合問題を転送したいとします。 メモリコンポーネントにアクセスする小さなコンポーネント（> 100）が数多く存在するため、入力データ（32ビットベクタ数）を少量のサイクル（〜50）で処理し、相互作用することなく処理します。別のメモリにアクセスするためのデータ。 相互接続に関して、従来のバスソリューションを使用する必要があるか、システムレベルツール（Qsys altera）で提供さ
    fpga altera fork-join qsys 2016-05-16

    0熱

    2答えて

    ModelSimでシミュレーション用にaltera libを追加する方法は？

    トップレベル・ファイル（VHDL）とアルテラ固有のPLLを使用してプロジェクト（Quartus）をコンパイルした後、ModelSimでシミュレートを試みました。 RTLシミュレーションを開始すると、（ライブラリ・ウィンドウの）フォルダworkにトップレベル・ファイルが表示されますが、PLL（Verilogファイル）のアルテラ・インスタンスは表示されません。 質問： どうすればセットアップのQuar
    simulation fpga modelsim altera quartus 2016-05-18

    1熱

    1答えて

    VHDLステートS0は、想定されていないときにアクティブなのはなぜですか？

    私はこのコードに問題があります。状態S0は、想定されていなくても、常にアクティブであるようです。この状態の出力は反転しているように見えます（無効にする必要がある場合はアクティブです）。何か案は？最下部のシミュレーションを印刷します。おかげ library IEEE; use IEEE.STD_LOGIC_1164.all; entity ControlUnit is port(cl
    vhdl fpga altera quartus digital-logic 2016-05-19
最新の質問