fpga

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    ベンチにVHDL 24時間クロックをテストするにはどうしたらいいですか？

    VHDLをテストするときに少し問題があります。 私は、コードを実行するためにFPGA Baysis 2を使用していますが、ハードウェア上ではうまく機能していますが、私のコードをシミュレートするためにIsimプログラムを使用すると、手紙U. 私はインターネットを見ていて解決策を見つけることができませんでした。 ここでは、私のコードの最後の部分（恐らく何かが間違っている部分）に続きます。これまでのコー
    vhdl fpga 2016-05-22

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    標準パターンをstd_logic_vectorで生成する

    私は、std_logic_vectorの特定の位置にビットを設定するリソース効率的な方法を探しています。 私は、signal a := std_logic_vector(LEN-1 downto 0) := (others => '0'), のようなstd_logic_vectorを持っているとしましょう。ここでLENは一般的なものです。 定期的なインターバル、例えば、第5、第10、...の位置で
    vhdl fpga synthesis 2016-06-13

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    VHDLでベクター製品を行う方法

    VHDLでベクター製品を行うにはどうすればいいですか？ type array_4_8bit is array (0 to 3) of std_logic_vector(7 downto 0); signal Array_Last4Vals : array_4_8bit; signal Multiplier : array_4_8bit; Array_Last4Vals <= [5, 6, 7
    vhdl fpga 2016-06-16

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    Verilogでスタックを実装しようとしています。コードの何が間違っていますか？

    Verilogを初めて使用しているので、初心者の間違いをお許しください。私はVerilogで3バイトのスタックを実装しようとしています。 R_Wを使用して書き込み（プッシュ/ポップ）と2D配列を読み込み、スタックの内容を格納します。 `timescale 1ns/1ps module one(R_W,PUSH,POP); input PUSH; input R_W; output PO
    verilog fpga xilinx hdl 2016-06-20

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    QsysでSPIコアを生成するにはどうすればよいですか？

    qsysでSPIマスターコアを生成する際にいくつか問題があります。 私はきれいなデザイン（コアはありません）を開いて、SPIコアを追加して、すべての信号をエクスポートしました。 私はデザインを生成しようとすると、そのが不足しているファイルに関するエラーを与える - 私が間違って何をしspi_0 をやっていますか？
    vhdl verilog fpga qsys 2016-06-20

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    Verilogの指数関数的減衰

    Verilogを初めて使用しました。私はここで少し助けが必要です。 私は符号付き整数を表すレジスタ配列reg [32-1:0] outを持っています。 小さい配列は、0と1000の間の数値を保持しますreg [14-1:0] d。私は/を使用して合成可能コードの悪い習慣であることを聞いた always @(posedge clk_i) begin out <= $signed(out)
    verilog fpga 2016-06-21

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    VHDL - FPGA4U - スイッチの値を取得

    Switch0の値をLEDに表示させたいですか？ ここで私のエンティティの： port( switchA : in std_logic_vector(7 downto 0) ); そして、ここでは私のカスタムタイプがあります： type text_type is array (0 to 7) of std_logic_vector(63 downto 0); signal text
    vhdl fpga quartus 2016-06-24

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    Verilogの「常に」ブロックから抜け出すために使用できるさまざまな構成要素は何ですか？

    例えば、このスレッドではHow to NOT use while() loops in verilog (for synthesis)?、Brian Carltonは、Verilogでforループとwhileループを使用する代わりに、alwaysループを使用する必要があると述べています。私は、特定の条件が満たされれば、繰り返しの中から何となく脱出する方法が何であるか疑問に思っていました。 を常に（
    verilog fpga xilinx 2016-06-26

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    VHDL、FPGA、プッシュボタン付き7セグメントLED

    Quartus2V13.0SP1 DE1board VHDL 私は大学の学生です。 教授は、「CLOCKと「イベント」を使用しないでください。 昨日私は7セグメントLEDで逆オンオフを行っています。 今日この質問は多く編集されました。 以下のコードは正しい動作です。 そして、私は「イベント」なしでCode2でやりたいと思います。 --Code1 library IEEE; use ieee.s
    button vhdl fpga 2016-05-23

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    Verilog - ボタンを使って変数をインクリメントする

    私は実際に自分のコードを作るのに3日間努力しています。私は多重化された7セグディスプレイを備えた開発ボードを持っています。問題は、変数をインクリメントしようとするときです。私は以下のコードを書いています： assign buttons = debouncedL | debouncedR; always @(posedge buttons or negedge RES) begin i
    verilog fpga hdl 2016-05-26
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