fpga

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    LinuxはアルテラのFPGAを検出できません

    まあ、私はアルテラのFPGAとUSBのブラスターを持っています。私はquartusをダウンロードしましたが、FPGAを検出しません、私はurjtagで試してみました。私はsudoで実行しようとしましたが、もう一度同じです。助けてください
    linux usb fpga jtag altera 2012-04-21

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    ユーザー制約ファイルは実際にどのように機能しますか？

    私はWebPackを稼働して、マシン上で再び実行し、シンプルなデザインを合成してFPGAにアップロードした後、私はかなりの問題に遭遇しました。 このような行は、ユーザー制約ファイルにあります： NET "W1A<0>" LOC = "P18" ; どのように正確に合成ソフトウェアは、このピンは、VHDLコードによって割り当てられます方法を決定するのでしょうか？例えば 、私が提供してきた。このサ
    vhdl fpga xilinx 2012-04-22

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    FPGAデザインとNIOSllプロセッサをDE0 nanoのSigle FPGAデザインとしてリンクする方法

    こんにちは、既存のFPGAデザインにNIOSllプロセッサを統合しようとしています。私はVHDLで設計された信号監視ユニットを持っており、計算した結果を表示するために、作成したデザインをNIOSllプロセッサに接続する必要があります。私は個別に作業を行う方法を見つけましたが、私は両方の要素を単一のFPGAに入れたいと思っています。 可能ですか？ はいの場合は、どうか教えてください。私はALTERA
    vhdl fpga altera 2012-04-23

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    VDHL - 信号の初期値？

    私はPWM信号を出力する単純なVHDLモジュールを持っています。 PWMモジュールは、現在のPWMパーセンテージを保持する信号を有する。私がそれを合成して実装すると、その信号はデフォルトで0にリセットされます。実装後にPWMパーセンテージが20など何か他のものを設定する方法はありますか？ ありがとうございます！
    implementation vhdl fpga 2012-04-28

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    参照として使用する単純なハッシュテーブルの実装例を探す

    Verilogでのハッシュテーブル実装（挿入+参照）の例をいくつか探しています（VHDLも有効です）。初期化時にすべての値を知っているので、私の場合はあまり複雑ではないので、必要なメモリ量、境界などを知ることができます。ハッシュ関数の部分は難しくありません。ハッシュキーをメモリアドレスにマッピングしたり、衝突を管理したりすることができます。しかし、これを最初からすべて書き込むことはリソースを消費す
    algorithm memory-management vhdl verilog fpga 2012-04-30

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    ループアンロール - Microblaze Cプログラミング

    EDLを使用してMicroblaze Cプログラミングでループをアンロールすることはできますか？ パフォーマンスがさらに必要なので、これが必要です。伝統的に私のCコードは連続して実行されるので、いくつかのコンパイラ指令を使用してループをアンロールすると、アプリケーションが高速化されます。 （例：openMPを使用しています）。 #pragma Unroll for (i = 0; i < 100
    c openmp fpga microblaze 2012-05-02

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    VHDL：このコンテキストでこのようなオペランドを使用することはできません（ソベルフィルタ）

    library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use ieee.std_logic_arith.all; --use ieee.std_logic_unsigned.all; --use ieee.std_logic_signed.all; e
    vhdl fpga xilinx 2012-05-09

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    VHDLとVerilogでFPGAデザイン用にEclipseをセットアップする方法）

    私はEclipseで新しく、SW開発用とNiosプロセッサ用のAltra環境用に使用しました。しかし今、私は管理しなければならない非常に大きなプロジェクトがあり、Eclipseを使用してシステムのすべてのファイルを管理して更新しやすくしたいと考えています。 プロジェクトには、さまざまなIP用の複数のディレクトリがあり、ASCI、ザイリンクス、およびアルテラFPGAの複数のターゲットがあります。近い
    eclipse eclipse-plugin vhdl verilog fpga 2012-06-28

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    VHDLのBRAM_INIT

    私は、プログラムメモリの内容がBRAMに保持されているプロセッサベースのデザインをシミュレートしています。私はVHDL（推論BRAMs）を使用してプログラムのメモリを実現しています。私はCoreGenを避けようとしています。デザインを移植性を保ちたいからです。最終的にこのデザインはFPGAに移行します。 私は、VHDLジェネリックを使用してBRAMのメモリ内容を初期化する方法があるかどうかを検討し
    embedded vhdl fpga xilinx 2012-05-11

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    フロップとメタ・スタビリティの関係

    クロック・ドメイン変換（レート・マッチング）を実行している間、通常、メタ・スタンバイ状態を回避するためにデータを二重にフロップします。ダブルフロップはメタ安定性を低下させます。トリプルフロップはそれをさらに減らすでしょう。 メタ安定性と使用されるクロックドメインフロップの数の確率/関係を計算するにはどうすればよいですか？
    fpga asic 2012-08-22
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