quartus

0熱

2答えて

オブジェクトが使用されていますが、宣言されていません

これはかなり一般的な質問です。いずれにしても、VHDLコードでは、次のようなCTエラーが発生する理由については、フォーラムを通って満足のいく回答が得られませんでした。私を助けてくれますか？ VHDLコード library IEEE; use IEEE.std_logic_1164.all; entity design is port(clk:IN std_logic; reset:IN s

variables vhdl quartus hardware-programming 2017-10-17

---

-1熱

3答えて

いつもブロックでエッジを待つ方法は？

私はこのような何か記述しようとしています： [email protected](posedge bus_start) begin @(posedge scl) buffer[7] = sda; @(posedge scl) buffer[6] = sda; @(posedge scl) buffer[5] = sda; @(posedge scl) buf

verilog fpga quartus 2017-06-06

---

1熱

1答えて

fsmを使用してfrequecny dividerのラッチを避ける - Verilog

VerilogとHDLを初めて使用しています。 クロッククロック（正と負）をカウントし、入力clkの最初の立ち上がりエッジからカウント機構を開始するN分周器 を実装したいと思います。 さらに、clk分周器は同期rst_nをサポートしなければなりません。 私はCNTレジスタに使用ラッチについての警告を取得し、アルテラのQuartusし、次のコードの合成後 module clk_divider_fsm

verilog system-verilog hdl quartus 2017-06-07

---

0熱

1答えて

QuartusでのVerilog HDLのコンパイル

私はQuartusを使ってシミュレーションを実行し、Verilogコードを解析しています。私はインターネットとスタックオーバーフローを検索しましたが、私の質問の答えが出てきていないようです。 私はQuartusで開いたVerilogコードを使用してRTLビューアを実行しますが、Verilogコード自体を開くと、コンパイルとその他のオプションは無効になります。 QPFファイルを開いたときに動作するよ

verilog quartus 2017-11-08

---

0熱

1答えて

システムVerilog Testbench波形データなし

私は論理計算機のように動作するコードを開発しようとしています。私はコードとテストベンチの両方をエラーなくコンパイルすることができました。 `timescale 1ns/1ps module AriLogCal_tb; logic [3:0] in_OpA; logic [3:0] in_OpB; logic [2:0] in_DoOpt; logic in_EqualTo; logic

simulation system-verilog quartus rtl 2017-09-25

---

1熱

1答えて

VHDLコードエラー： "エラー（10818）：<name>のレジスタがクロックエッジ外にその値を保持していないため、<location>に推測できません"

このエラーは数回の遭遇でしたが、私は自分のコードでこのエラーを解決する方法をまだ見ることができません。エラーとコードはどちらも下に表示されています。 Error (10818): Can't infer register for count[0] at 5bit_PHreg_vhdl.vhd(21) because it does not hold its value outside the cl

vhdl digital quartus 2017-05-05

---

-1熱

1答えて

アルテラ・ボードを使用したVerilogインクリメント・デクリメント・カウンタ

基本的にVerilogの新機能であり、構文がどのように機能し、このようなことがわかりません。 下に4ビットカウンタをインクリメントまたはデクリメントするアルテラボード上の押しボタンスイッチを使用しよう 割り当てがあります。オンボードLEDを使用してカウンタの値を表示する必要があります。スイッチを使用してカウンタの方向を制御し、プッシュボタンを押してカウンタ値を変更します。 これは私が今までに得たこ

verilog counter altera quartus digital-design 2017-10-02

---

-2熱

1答えて

ネットがファンアウトし、複数の値を割り当てることができません

4ビット乗算器に基づいて8ビット乗算器を設計しようとしています。これは私のコードです： module _8bit_multiply(a, b, q); input [7:0] a; input [7:0] b; output [15:0] q; wire [7:0] q0; wire [7:0] q1; wire [11:0] q2; wire [11:0] q3; wire

verilog quartus digital-design 2017-11-24

---

0熱

2答えて

VHDLがユーザ定義関数のto_unsignedの呼び出しコンテキストに一致しません

私はQuartus Prime Proを使用しています。 私のような機能を扱っています： library ieee ; use ieee.std_logic_1164.all; use ieee.numeric_std.all; function round_resize (a : unsigned; b : integer) return unsigned is variabl

vhdl unsigned quartus 2017-07-06

---