fpga

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    Spartan-6 FPGAの出力の立ち上がり/立ち下がり時間

    Digilent Nexys 3 Spartan-6ボードで動作する小さなVHDLプロジェクトがあります。 コードのエンティティの1つは、外部で受信したクロックを第2因子で除算します。外部クロック信号はそれほど良好ではありません。正方形よりも正弦波に似ていますが、それは別の問題です。 これは、分周器のVHDLコードである - それはあまりしません。 library IEEE; use IEEE.
    fpga timing spartan 2016-04-12

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    Quartusの一般的な値を変更してもコンパイル結果に影響しません

    Quartusではジェネリックの問題があります。 これらは機能しますが、n = 10とし、後でn = 100に変更すると宣言しても、コンパイルとシミュレーションの結果は変更されません。あたかも汎用値がまだn = 10だったかのようです。 デザインを再コンパイルしようとしましたが、動作しませんでした。一時ファイルを削除しようとしましたが、プロジェクトフォルダ内のすべてのディレクトリを削除しましたが、
    vhdl fpga quartus 2016-04-12

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    Verilogで推定ブロックRAM（BRAM）の内容を初期化する方法

    Verilogで推定RAMの内容を初期化できません。ラムのコードは次のとおりです。 module ram( input clock, // System clock input we, // When high RAM sets data in input lines to given address input [13:0] data_in, // Data l
    verilog fpga xilinx vivado 2016-04-13

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    VHDL std_logic_vectorsのアレイはSTD_LOGIC_VECTORに

    INTENTION変換： IはZedBoardにRAMからデータを読んでいるが、私は、次のバッファ type mem_word is array (0 to 127) of std_logic_vector(31 downto 0); signal buffer_word : mem_word; を使用するように、RAMは、32ビットのロングワードからなるものの次に、中間のリニアバッファで線
    arrays vector vhdl fpga 2016-04-15

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    VHDLプロセスの作成後にいくつかのボタンをデバウンスする方法は？

    私はVHDLを初めて使っています。私は2つのボタン（M - 増分分とS - 増分秒）を意味する私のプロジェクト（タイマー）のためのプロセスを作った。私はそれらをデバウンスする必要があります。私はよく知られているデバウンスプロセスですが、私は自分のプロジェクトでそれをどのように実装するのか分かりません。 [編集] 私のプロジェクトでは、デバウザーをどのように実装するのですか？新しいプロセスを作成する
    vhdl fpga hardware-programming 2016-04-16

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    このvhdlコードは私がしたいことをしません。何が間違っていますか？

    私は学校のプロジェクトで働いており、チケットを販売するマシンを設計しなければなりません。多くの要件があり、私はそれらの多くを世話しましたが、私は小さな問題があります。私は、デザイナーがマシンの最初のチケット数を決定します。そして、クライアントが一度に1枚のチケットを購入した後、この数は1単位で減少するはずです。それはしません。なにが問題ですか？ （私はVHDLでコードを書くことについては初心者です
    project vhdl implementation fpga 2016-04-18

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    Begin：comparison手順ブロックのステートメント

    FPGAプログラミングのためのVerilog HDLの講義シリーズの一環として、符号付き8ビットのより大きいコンパレータを作成するためにこのコードを与えられました。私はxillinx ISEでこれをシミュレートしており、構文が正しいことを示しています。しかし、私はbegin:comparison行を理解していません。手続き型の@always(*)ブロックでbegin文とend文が必要であると理解し
    verilog fpga hdl 2016-04-22

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    Verilogのデータ型

    私はしかし、私のモジュールの講師は、私はここにいくつかの助けを期待していた左の私の大学のコースの一部としてのverilogを勉強しています、 我々はバイナリコードにパラメトリックnビットのグレーのために与えられている例コンバータ、次のように： module bin_n_gray #(parameter n=4) (input [n-1 : 0] gray, output [n-1 : 0] bin
    verilog fpga hdl 2016-04-23

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    符号付き数値をシフトダウンする最も簡単な方法

    2s補数の浮動小数点数を乗算し、DSP内のいくつかの数学に使用します。私は結果を得てそれを元に戻したいが、私は最も簡単な方法がわからない。例えば ： constant b_const : integer := integer(real(1.0/3.0)/real((2.0**-10.0))); signal b : std_logic_vector(10 downto 0); begin
    floating-point vhdl fpga twos-complement 2016-04-24

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    2桁のBCDをバイナリに変換するには？

    私はfpgaボード（スパルタン3）に基づいて電卓を作ってみたいです。私はこの次のコードを持っています module bcd_converter( input [7:0] R, output reg [3:0] Hundreds, output reg [3:0] Tens, output reg [3:0] Ones ); integer i; always @ (R) begin
    verilog fpga spartan 2016-04-25
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