fpga

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    VHDLで、Cソースコード - マクロ__DATE__および__TIME__ と同様のものを使用して、FPGAのバージョンタイムスタンプの種類として利用できますか? >>>新しい投稿者< < < to VHDL次の既存コードを変更して、ハードコードされた日付をFPGAレジスタに追加します。私はいつもコンパイルする前に値を調整することを覚えていなければなりません。これが自動的に行われるのは簡単でしょ

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    私はiverilogを使ってシミュレーションを行う方法が適切でないことを知りました。合成できない設計をシミュレートすることができ、逆も同様に合成するだけでなく、物理的なハードウェアを対象としており、シミュレーションのためにiverilogと合成しません。私は理想的yosysの出力(BLIFファイル)をとり行うと、私はより良い自信を持つことができるシミュレーション波形(VCD)を作成しているよ何 。

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    2答えて

    フリップフロップの出力を表示する代わりに、出力を 'Z'として表示します。これをするにはどうしたらいいですか? コード: module d_flip_flop_edge_triggered(Q, Qn, C, D); output Q; output Qn; input C; input D; wire Q; wire Qn;

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    私がサーフィンしたことから、FPGAでパワーが消えたら、もう一度プログラムする必要があります。しかし、私はVerilogを使ってFPGAベースのセキュリティシステムを実装しようとしています。その中で、私はシステムのパスワードを永久に保存したい、つまり電源が切れてもパスワードを消去してはいけません。また、プログラムを保存することもできます。私はFPGAの中でビギナーです。だから私にこのことを教えてく

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    以下のモジュールの下にDFFがあります。 d_flip_flop_edge_triggered DFFT(Q, Qn, C, D); しかし、私は「Qnの」に「D」の入力を切り替えると、 - devideバイ2カウンタを作るために - テストベンチ出力はQ又はQnのいずれかを示していません。エラーがあるかのように赤色になります。 はここで完全なコードです: module divBy2Using

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    私はアルテラのFPGA IDEのWeb版を使用しています。ドキュメントによれば、Alteraメガファンクションの少なくとも一部をホストしています。これまでの技術フォーラムの質問への回答は、それがそうであることを示しています。 私はそれらを使用しようとしましたが、成功しませんでした。 Altera Megafunctionガイドを使用してインスタンスを作成すると、COMオブジェクトのための「純粋仮想

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    Cからsizeof()に似たようなものを持っているといいですね。私はそれが合成可能であるとは思っていません。

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    以下は私が実行しているコードです。私の質問はなぜ3番目のwait untilは、モデルのトリガーではないのですか?コンソールの出力は単にGOT HEREです。それはラインGOT HERE 2に決して到達しません。私は条件が本当に両方の時間であるので、同じwait until <SIGNAL> = 1を2回続けて行けばいいと思います。私はそこにイベントを追加しなかったので、シミュレータがエッジを見る

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    ザイリンクスFPGAのMGTレーンで信号を送信したい(どのタイプの信号でも、ランダムなバイナリでもかまいません)。これは、PCB上のMGTトレースをテストするためのものです。私はこれを達成する最も単純な方法は何ですか?通常のIOの場合は、単に出力バッファ(OBUF)を使用し、信号を出力ピンに送ります。 MGTバンクピンのこれと同等(またはこれと同等のもの)は何ですか? EDIT: できるだけipc

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    Ubuntu 12.10にザイリンクスISE Web Pack 14.4をダウンロードして正常にインストールしましたが、起動できませんでした。