fpga

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    FPGAで日付と時刻をコンパイル

    VHDLで、Cソースコード - マクロ__DATE__および__TIME__ と同様のものを使用して、FPGAのバージョンタイムスタンプの種類として利用できますか？ >>>新しい投稿者< < < to VHDL次の既存コードを変更して、ハードコードされた日付をFPGAレジスタに追加します。私はいつもコンパイルする前に値を調整することを覚えていなければなりません。これが自動的に行われるのは簡単でしょ
    vhdl fpga altera nios 2013-08-09

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    yosysの出力からシミュレーション波形を作成することは可能ですか？

    私はiverilogを使ってシミュレーションを行う方法が適切でないことを知りました。合成できない設計をシミュレートすることができ、逆も同様に合成するだけでなく、物理的なハードウェアを対象としており、シミュレーションのためにiverilogと合成しません。私は理想的yosysの出力（BLIFファイル）をとり行うと、私はより良い自信を持つことができるシミュレーション波形（VCD）を作成しているよ何 。
    verilog simulation fpga yosys 2016-03-10

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    Strucural Verilogを使用してD FFを設計しましたが、Q出力が 'Z'として表示されています

    フリップフロップの出力を表示する代わりに、出力を 'Z'として表示します。これをするにはどうしたらいいですか？ コード： module d_flip_flop_edge_triggered(Q, Qn, C, D); output Q; output Qn; input C; input D; wire Q; wire Qn;
    verilog fpga hdl 2016-03-19

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    データとプログラムをFPGAに永続的に格納する方法は？

    私がサーフィンしたことから、FPGAでパワーが消えたら、もう一度プログラムする必要があります。しかし、私はVerilogを使ってFPGAベースのセキュリティシステムを実装しようとしています。その中で、私はシステムのパスワードを永久に保存したい、つまり電源が切れてもパスワードを消去してはいけません。また、プログラムを保存することもできます。私はFPGAの中でビギナーです。だから私にこのことを教えてく
    verilog fpga hdl eeprom spartan 2016-03-19

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    Verilog Dフリップフロップの2つのカウンタで除算を行う

    以下のモジュールの下にDFFがあります。 d_flip_flop_edge_triggered DFFT(Q, Qn, C, D); しかし、私は「Qnの」に「D」の入力を切り替えると、 - devideバイ2カウンタを作るために - テストベンチ出力はQ又はQnのいずれかを示していません。エラーがあるかのように赤色になります。 はここで完全なコードです： module divBy2Using
    verilog fpga test-bench 2016-03-20

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    アルテラのQuartus-II FPGA IDEでメガファンクションをインスタンス化する方法

    私はアルテラのFPGA IDEのWeb版を使用しています。ドキュメントによれば、Alteraメガファンクションの少なくとも一部をホストしています。これまでの技術フォーラムの質問への回答は、それがそうであることを示しています。 私はそれらを使用しようとしましたが、成功しませんでした。 Altera Megafunctionガイドを使用してインスタンスを作成すると、COMオブジェクトのための「純粋仮想
    fpga altera quartus 2016-03-22

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    reg/logicの長さを返すシステムのVerilogタスクはありますか？

    Cからsizeof()に似たようなものを持っているといいですね。私はそれが合成可能であるとは思っていません。
    verilog fpga system-verilog synthesis 2016-03-27

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    VHDLシミュレーションで<signal> = 1が真にならないまで待つ

    以下は私が実行しているコードです。私の質問はなぜ3番目のwait untilは、モデルのトリガーではないのですか？コンソールの出力は単にGOT HEREです。それはラインGOT HERE 2に決して到達しません。私は条件が本当に両方の時間であるので、同じwait until <SIGNAL> = 1を2回続けて行けばいいと思います。私はそこにイベントを追加しなかったので、シミュレータがエッジを見る
    vhdl fpga modelsim 2013-12-09

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    ザイリンクスFPGAのMGTで信号を送信する最も簡単な方法は何ですか？

    ザイリンクスFPGAのMGTレーンで信号を送信したい（どのタイプの信号でも、ランダムなバイナリでもかまいません）。これは、PCB上のMGTトレースをテストするためのものです。私はこれを達成する最も単純な方法は何ですか？通常のIOの場合は、単に出力バッファ（OBUF）を使用し、信号を出力ピンに送ります。 MGTバンクピンのこれと同等（またはこれと同等のもの）は何ですか？ EDIT： できるだけipc
    fpga xilinx 2016-02-23

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    Ubuntuの下でザイリンクスISE Web Packを起動するには？

    Ubuntu 12.10にザイリンクスISE Web Pack 14.4をダウンロードして正常にインストールしましたが、起動できませんでした。
    fpga xilinx 2013-02-27
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