fpga

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    符号付きの精度と変換を維持しながらビットシフトする

    VHDLで私は14ビットの入力に4を掛けた16ビットの数値を与えるために14ビットの入力を取り、最後に '00'を追加したいと思いますそれが正（入力が常に正）であるように17ビット符号付き変数に変換します。これについてどうすればいいですか？ このような？ shiftedInput <= to_signed('0' & input & '00', 17); shiftedInput <= to_si
    bit-manipulation vhdl fpga bit-shift hdl 2016-08-21

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    ウォッチドッグとして動作するシェルスクリプト

    私は、インターフェイスを持つFPGAからデータを取得し、それを特定のフォーマットで保存する実行可能ファイルを持っています。一度、ランダムに、取得コードは受信エラーの引用を停止します。ただし、実行可能ファイルを再実行すると動作します。 したがって、シェルスクリプトで実行可能ファイルを実行するのが一時的な方法です。対応するプロセスを監視する必要があります。取得が停止し（そしてプロセスが終了する）、スク
    c database shell fpga 2016-08-22

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    読み込み、RAM VHDL

    をVHDLに書き込むと、すべてのコード行は、そのマシンであるため、並列に実行されます。 私はこのRAMを作成して、RAMブロックから出力に特定のレジスタを読み込み、「後で」同じ入力に書き込むだけです。私のコードは次のようになります： architecture Behavioral of RAM is type ram_t is array (0 to numOfRegs-1) of std_l
    vhdl fpga ram cpu-architecture xilinx 2016-08-22

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    データストリームをビットシフトする方法は？

    >>または>>>を使って移動することができますが、別のデータストリームから値をシフトするにはどうすればよいですか？以下のような 何か： always @(posegde(clk)) begin data_shift <= data_shift << DIN (one bit?) end ショートカットはありますか？ EDIT：私はばかです。私は必要な信号の部分を連結するだけです。
    verilog fpga bit-shift 2016-08-24

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    FPGAのアルテラDE1-SOCでラムを使用したいのですが、正しい方法を採用していますか？

    私はトップモジュールの結果に応じていくつかのデータを保存するRAMを表すと思われるこのモジュールを作成しました。 module RAM_OUT (pix_val, w_mem_out, set_ram); input [2:0] w_mem_out; input [31:0] pix_val; input set_ram; reg [15:0] addr_out; reg
    verilog fpga ram synthesis quartus 2016-08-31

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    XillinuxでハードウェアSPIを有効にする

    Xillinux 1.3を搭載したMicroZedボードがあります。私はそれに外部のSPI ADCをインターフェースし、ADCに値を読み込むためにlinuxにアプリケーションを書きたいと思っていました。 ZynqデバイスのハードウェアSPIインターフェイスは、Xillinuxでは有効になっていません。どうすればそれを有効にすることができますか、FSBLとU-bootを再コンパイルする必要があります
    embedded-linux fpga xilinx vivado zynq 2016-08-31

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    VHDL未解決の信号 'i2c_rx_data'に複数のソースがあります

    FPGAをI2C経由でMPU-6050ジャイロセンサーに接続しようとしています。私はすでに別のものを試しましたが、今ではエラーが発生しています：未解決の信号 'i2c_rx_data'に複数のソースがあります（106） アイデアは何ですか？ Grettings Losspost 私のソースコード： --------------------------------------------------
    vhdl fpga 2016-09-03

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    ModelSimのエラーコードの一覧はどこにありますか？

    私はこれを見つけるurl。私は verror -all をコンソールに使用できます。しかし、私はすべてのエラーに関するドキュメントを探してみます。
    vhdl verilog fpga modelsim 2016-09-05

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    Verilog HDLプログラムで、 "10進定数123456745678901が大きすぎ、代わりに-2089244619を使用しています"というエラーが何を意味していますか？

    私は高速な乗算アルゴリズムプログラムでこのエラーを受けました。プログラムは構文に誤りがなく、LOW DIGIT NUMBERS（a、b < 12）の正しい出力を生成します。私のプログラムでは、a = 123456745678901、b = 098765467845623はそれぞれ、被乗数と乗数です。テストベンチも追加されました。 `timescale 1ns/1ps module mul
    verilog fpga system-verilog 2016-09-08

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    Verilogでビット幅が異なる

    {a + b}と(a + b)のVerilogの違いは何ですか？私は何をするシミュレーションを使用した： reg [3:0] a = 4'b0001; reg [3:0] b = 4'b1111; reg [4:0] c = (a + b); give the result c = 5'b1_0000 しかし reg [4:0] c = {a + b}; give c = 5'b0_000
    verilog fpga asic 2016-09-16
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