verilog

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    Verilog 16x16レジスタファイルデザイン

    Verilogコーディングが初めてで、16x16レジスタファイルを設計しようとしています。 これまで16ビットのフリップフロップをイネーブルにして16ビットのレジスタを設計しました。私は現在、レジスタファイル本体を設計しようとしています。これは16の16ビットレジスタで構成されます。入力はd [15：0]、e [15：0]、クロック、リセットです。出力はq [15：0] [15：0]になります。こ
    verilog cpu 2017-12-14

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    Verilog with with with条件付き

    こんにちはVerilog文法について質問があります。 @は常に普段使用されています。 しかし、変数の値が変更されたときに何らかのアクションを実行する必要があります。 たとえば、スイッチが変更されているかどうかを調べたいと思います。 （@ posedgeスイッチまたはnegedgeスイッチ） しかし、これはエラーをした場合 だから、私は試してみました。 これを行う方法は他にありますか？あなたは同期設
    verilog fpga hdl 2017-12-14

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    双方向転送遅延をモデル化する方法

    たとえば、IOs AとBが接続されている間にIOnsとIOの間に10nsの遅延があります。 IOは500MHz（2ns周期）で動作します。 デフォルトでは、Verilogはフィルタとして機能する慣性遅延を使用します。したがって、インターコネクト・ワイヤをwire #(10ns) io;と定義すると、データがフィルタリングされるため、機能しません。 wire #(10ns) io; assign
    verilog system-verilog 2017-12-14

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    FPGAの四隅にデザインを実装するxillinx配置制約

    FPGAの四隅に私のHDLデザインを実装したいと思います。これどうやってするの？ ISEでHDLコードを合成した後、どのようにしてFPGAに配置することができますか？ FPGAエディタは使用できますか？または先に計画しますか？どのようにこれらのツールを設定できますか？ 助けてください。
    constraints vhdl verilog fpga placement 2017-12-16

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    シミュレーションでは、Verilogのレジスタ割り当てがXXXXXXXとなります。

    input [6:0] load, input up, input down, output reg [6:0] currentvalue ); reg [6:0] state, nextup, nextdown; initial begin state = load; end こんにちは！私は7ビット入力（負荷）を受け取り、入力値を7ビ
    verilog variable-assignment 2017-12-16

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    assume（）が初期文のために機能しない

    https://i.imgur.com/NCUjYmr.pngの場合、最初に信号 "reset"は「1」であるとは思われませんでしたか？誰もが仮定が働かない理由を知っていますか？
    verilog yosys 2017-12-18

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    なぜのverilogで使用する機能モジュール

    パート1があります：私は常にコードの重複を避けるために、Verilogでの関数を使用するように言われました に。しかし、私はモジュールでそれを行うことはできませんか？私の理解が正しいとすれば、すべての関数をVerilogでモジュールとして書き直すことができます。ただし、モジュールはalwaysブロックの内部からインスタンス化できません。この場合を除いて、私は常にモジュールに固執することができます。
    verilog hdl hardware-programming 2017-12-23

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    Verilogコードを生成したフリップフロップの数

    enter image description hereツールを使用せずにVerilogコードで生成または使用されたフリップフロップの数をカウントするにはどうすればよいですか？
    verilog fpga hdl digital-logic vlsi 2017-12-24

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    Chisel3でverilog合成指示文を追加する方法は？

    は例えば、私は、Verilogで、レジスタアレイは、ブロックRAMを用いて合成されていることを確認する必要があります。 reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */; どのように私は、チゼルで同様のをコーディングすることができますか？ ありがとうございました。
    verilog chisel 2017-12-27

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    Mimas V2 Spartan 6 FPGAフラッシュメモリの問題

    最近、DDR SDRAMを搭載したFPGA Mimas V2 Spartan 6 FPGA開発ボードを購入しました。 xilinx ise 14.7、Verilogコードで作業しています.xilinxで生成されたバイナリファイルをツールconmimasv2_configuration_tool_windows.exeでfpgaにロードすると、fpgaが応答を停止しました。フラッシュメモリをリセット
    verilog fpga xilinx-ise 2017-12-27
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