vhdl

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アクティブVHDL：デザインユニットの宣言が期待される

私はこのコードで何が間違っているのか理解しようとしています。しかし、このファイルをコンパイルしようとすると、他のファイルはすべて動作します。 # Error: COMP96_0019: file_io.vhd : (30, 6): Keyword 'begin' expected. # Error: COMP96_0016: file_io.vhd : (30, 11): Design unit

vhdl 2017-12-01

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VHDL：ブロックを生成するイテレータをstd_logic_vectorに変換するにはどうすればいいですか？

私は生成の内部の整数からバイナリstd_logic_vectorを取得したいと思います。 > 1111 - 例えば、 0 - > 0000 1 - > 0001 2 - > 0010 ... 15私は各整数に対して16個のif-else文を書くことができましたが、私はこの考え方が気に入らないのです。 （私は16の整数よりもはるかに多くを持っているかどうか？） 私は2つのメソッドを使用しようとしたが

vhdl 2017-12-05

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いけないあなたは、私が1 HZへと一時の過程で私の時計を分割し、リセット見ての通りこんにちは、私はしかし、それは、カウントをdoesntのすべての条件を割り当てられ、4までの0からカウンターを作りたいそれぞれVHDL

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity A is Port ( clk : in STD_LOGIC; reset: in std_logic; -- reset inp

vhdl fpga 2017-12-09

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VHDL - ネストされた私は、この（文は不要ですが、私は今のためにそれを無視していた場合、私は中に条件のいくつかを知っている）のようなVHDLで定義されたプロセス持っ文

場合：私はプログラムを望んでいた LSPflag : process(xcolumn, yrow, picture_q_s) -- output of process depends on xcolumn and yrow variable RGB : RGB_type; -- output colors variable x, y, zx,zy : integer; -- r

if-statement process nested vhdl 2017-12-12

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VHDL：ここ

に信号を送るためにシステムクロック（SYS_CLK）を割り当てることができない私は、シミュレーション結果をアップロードしています。ハイライト部分では、両方の信号にsys_clkを割り当てる必要があります 定義済みのsclk_1およびsclk_2信号の遅延によってシステムクロック（Sys_clk）を割り当てるvhdlコードを書きました。 カウンタを25カウントした後のシミュレーションでコードを実行し

vhdl fpga xilinx hdl 2017-12-13

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尋ねるヘルプが

私は* 4 VHDLでのRAM 16のためのコードを記述しようとしていますし、コードは次のようになります。これが来ているとエラーになり entity RAM_16_4 is Port (clk : in STD_LOGIC; WR : in STD_LOGIC; add : in STD_LOGIC_VECTOR (3 downto 0); Di : in S

int vhdl ram 2017-12-14

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FPGAの四隅にデザインを実装するxillinx配置制約

FPGAの四隅に私のHDLデザインを実装したいと思います。これどうやってするの？ ISEでHDLコードを合成した後、どのようにしてFPGAに配置することができますか？ FPGAエディタは使用できますか？または先に計画しますか？どのようにこれらのツールを設定できますか？ 助けてください。

constraints vhdl verilog fpga placement 2017-12-16

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VHDL-線形方程式を使用してシードで擬似乱数を生成する？

VHDLに乱数シーケンスジェネレータを書き込めません。 これを行うために線形方程式を使用しようとしましたが、ザイリンクスコンパイラは構文について不平を言っています。 このコードではクロック入力が使用され、ボードにはシードを入力するためのスイッチが7つあります。そこから、すべての代数です。それで、私は望みました。 私が持っているコードは以下の通りです： entity RandNumSeqGen is

vhdl 2017-12-19

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VHDL：エンティティポートへの入力として関数によって返された制約のない配列を処理する方法は？

私はかなり一般的なVHDLコードを書こうとしていますが、私は十分に標準を十分に理解していない状況である に入っています。 （私はVHDL-2008を使用して です。） 私は拘束されない STD_LOGIC_VECTOR（S）上で動作し、制約のない STD_LOGIC_VECTORを返す関数を書かれています。しかし、 （constrained）std_logic_vectorsを2つ渡すと、この 関

vhdl 2017-12-20

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