vivado

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    vhdlで制約のないベクトルを返す最良の方法は何ですか? function func(selector : natural) return std_logic_vector is begin case selector is when 3 => return std_logic_vector("11"); when 4 => return std_logic_v

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    こんにちは私はVivado 2017年2月1日にコードのこの部分を実行しようとしていると私はが [シンセ8から3380]ループ条件は、2000回の繰り返し while (side == 1) begin ball_x<=ball_x - 11'd10; end while (side == 0) begin ball_x<=ball_x + 11

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    レイテンシを33000サイクル、開始インターバルを8としたSDAccelのデザインがあります。これはどういう意味ですか? 出力が33000サイクル後に準備完了であることを意味しますか?実際に出力に要した時間(プロファイルサマリーレポート)を確認したところ、319ミリ秒でした。 (クロックは5ns)

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    Zynq Ultrascale +(ボードZCU102 Rev 1)でLinuxベースのOSを起動し、hereで説明されているようにカーネルを構成し、Vivado SDK 2017.2によって自動的に生成されたデバイスツリーと、 gem0: [email protected] { compatible = "cdns,zynqmp-gem"; status = "disab

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    thisリンクから無料で入手できるサンプルプロジェクトを実行したいと思います。これは単純なFFTライブラリであり、コンパイラは必要ありません。そこには、必要なヘッダーファイルと.cファイルを含むサンプルcファイルがあります。 私がVivado SDKで実行しようとすると、fftとifftの複数の定義に誤りがあります。この例をSDK内で実行するにはどうすればよいですか? 空のアプリケーションプロジェ

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    私はZedboard Zynq評価ボードで、FPGAを使って画像処理プロジェクトを行っています。私はHLSを使用して画像処理ブロックを作成し、入力と出力の両方を持つIPを幅8のAXI4ストリームとして作成しました。 私のPCでJPEG画像を読み取ってAXI4ストリームとしてこのIPブロックに送ります、それを私のPC画面に表示するために出力しますか? これを達成する既存のIPはありますか? P.S.

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    私はNexys 4 DDRのチュートリアルを取得していますし、私は簡単なMUX library IEEE; use IEEE.STD_LOGIC_1164.ALL; library UNISIM; use UNISIM.VComponents.all; -- Uncomment the following library declaration if using -- arithm

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    Vivado HLSは、kubuntu 17.10でcテストベンチコードをコンパイルできませんでした。同じプロジェクトがWindows 10で完全にコンパイルされました。KubuntuとWindowsでは、ソリューションは合成されます。 ログファイルから私はvivadoのgcc4.6.3とシステムgccライブラリを混在させていると思いますが、誰かがこれを避けてくれたら助かりますか? よろしく IN