組合せ回路の方が順序回路よりも動作周波数が低いかどうか？

Question

アルゴリズムSHA3アルゴリズムは、 と順次の2通りの方法で設計しました。 合成時のクロックを伴うシーケンシャルデザインは、設計サマリーとして

となります。最小クロック周期は1.275ns、最大周波数は784.129MHzです。

クロックなしで設計されており、入力と出力レジスタとの間に挟まれている組み合わせ一つ

最小クロック周期1701.691 NSと最大周波数0.588 MHzのように統合報告書を与えている間。

だから私はそれが正しい組み合わせであるかどうかは、順次よりも頻度が少ないですか？

理論的には、組合せ設計はシーケンシャルよりも速くなければなりません。しかし、私がシーケンシャルのために得るシミュレーション結果は、クロックがないので、コンビネーションとして出力に遅延がない30クロックサイクル後です。このように組み合わせの方が速いのですが、なぜ即時出力が得られるのですが、組み合わせの動作の頻度は順次のものよりも低いのです。なぜこのデザインが遅いのですか？ デザインはザイリンクスISEでシミュレートされました

ここでは、計算を行っている5つのメインブロックの間にレジスタを挿入することによって、パイプライニングを組み合わせロジックに適用しました。そして、これらのレジスタは、今、このパイプライン化されたデザインは

クロック周期1.575 nsのようなデザインの概要を与え、

分期間1.718ナノ秒とFREQ 581.937 634.924 MHzのをFREQされるように、クロックによって制御されています。

この1.575nsは2つのレジスタ間の遅延です。アルゴリズム全体の伝播遅延ではなく、パイプラインアルゴリズム全体の伝播遅延を計算するにはどうすればよいですか。

Answer 1

あなたが見ているのは、パイプライン処理とそのパフォーマンス上の利点です。組合せ回路により、各入力はアルゴリズム全体の伝搬遅延を通過します。これは、FPGAの最大1701.691nsになります。これは、結果を計算するのに必要な組み合わせ回路内の最も遅いクリティカルパスが、それまでは。ビヘイビアシミュレーションではゲート伝搬の遅延が表示されないため、シミュレータではすべてが表示されません。あなたのシミュレーションでは、組み合わせ関数の瞬時計算が表示されます。

シーケンシャルデザインでは、複数の小さなステップがありますが、最悪の場合、最悪の場合は1.275nsかかります。これらの各ステップは配置配線を効率的に行うのが簡単なため、各ステップのルーティングが改善されているため全体的にパフォーマンスが向上します。ただし、ステップが同期パイプラインの一部であるため、結果のために30サイクルを待つ必要があります。正しい設計では、これを改善して30サイクルの遅延でクロックサイクルごとに1つの出力を得ることができます。完全なパイプラインを持ち、クロックサイクルごとにデータを通過させることで実現できます。