fpga

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    7セグメントに異なる番号を表示

    私はDigilent Basys 3ボードを使用しています。それは4×7セグメントディスプレイを有する。現在、私のコードは、すべて私の3つの7つのセグメント桁を見せている「2」、今のよう module segmentdisplay(input clk, output segA, segB, segC, segD, segE, segF, segG, segDP,D1,D2,D3
    verilog fpga xilinx hdl 2016-03-27

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    次のシンプルなDフリップフロップの例でEvent Control StatementとWait文を使用すると出力に違いがあります

    同期アクティブローリセット付きの単純な正エッジtrigerred dフリップフロップのテストベンチを作成しました。テストベンチでは、最初のケースは "@posedge clk"に入力し、2番目のケースでは "wait 10ns"ステートメントに基づいて入力しています。 最初のケースでは、フロップの出力は1クロックサイクル後に変化しますが、2番目のケースでは、シミュレータで同じクロックサイクルで直ち
    verilog simulation fpga system-verilog quartus 2016-03-28

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    Verilog VGA信号実装： "水平に伸ばした"

    私はアルテラFPGAでXGA（1024x768）ビデオプロトコルを実装しています。正しい色と鮮明な垂直表示（つまり、n番目の垂直ピクセルごとに黒に設定すると、エイリアシングなしの鮮明な水平線になります）の画像が表示されます。しかし、水平表示（垂直線）は非常に歪曲しており、1ピクセル幅の線は3〜4ピクセル幅にわたって「塗りつぶされている」。さらに、表示信号の幅が広すぎる。高さと幅の均一なグリッドを作
    verilog fpga altera vga 2016-04-01

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    結果の値を累積したいが、VERILOGで二重代入を禁じることなく変数をゼロに初期化することはできない

    ステップごとに方程式の部分を計算し、入力を更新してやり直すFSMを作成した何度も。今、私は、この繰り返しのたびにこの結果を蓄積したいと思っています。 と仮定valが生成される値であり、ZVALが連続した値のsumatoryであり、私はこの always @ (sum_val) Zval = Zval + val; ようなレジスタを使用し、この always @ (enable) Zval
    verilog fpga accumulator 2016-04-02

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    Verilogの配列の割り当て

    だから私は、Verilogの配列に番号を割り当てるしようとしています、そして、それはこのように書きます： initial begin waveforms[0] = 16'b1100100100000000; waveforms[1] = 16'b1000000000000000; waveforms[2] = 16'b1111111111111111; end そして、次のコードは
    arrays verilog fpga modelsim 2016-04-03

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    Windows上でソフトウェアを送受信するVHDL UARTテストベンチ

    FPGA側にVHDLコードを書き込んで、UARTポートからデータを受信して​​SDRAMに書き込み、そのデータをUARTに送り返す必要がありますポート。データを送受信するソフトウェアがコンピュータ側にあります。しかし、私はテストするボードがありません。私は私のデザインをテストするためにテストベンチを書く必要があります。 私の問題は、Testbenchと私のソフトウェアをWindows上でどうやりと
    vhdl fpga uart 2016-04-04

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    QSysはIPを生成するためにカスタムコンポーネントを介して反復することができますか？

    私はカスタムのQSysコンポーネントを持っており、これは2つのアルテラIPをインスタンス化します。アルテラのIPは、.qsysファイルの形式です。私のカスタムコンポーネントを通してQsysを再帰させ、私のためにインスタンス化されたIPを生成することは可能ですか？現在、私はそれぞれのIPを別々に開いてそれを生成しなければなりません。ただコンポーネントが正しく合成されますか？
    fpga altera quartus qsys 2016-04-04

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    メモリとRTL合成のクロックをマッピングするには？

    私はメモリ内のデータのセットをソートするコードを持っています。私はこのコードを合成したいが、いくつか問題がある。私のコードにはメモリを含むすべてのブロックを制御するクロックが1つしかありません。しかし、私は、合成コードとメモリ全体、またはそのうちの1つにのみクロックをマップする必要があるかどうかは疑問でした。私は別のケースを試してみましたが、正解を得られませんでした。 これは私のコードです： mo
    verilog fpga synthesis 2016-04-04

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    VHDLでコードをシリアライズ

    VHDLを使用してSpartan-6 FPGAに（非常に基本的な）GPUを作成しようとしています。 大きな問題は、HDLの理解が非常に限られていることです。これらの巨大なループが100％を超えると考えることなく、レイトレース/スキャンラインラスタライズアルゴリズムのネストされたforループを使用してコードを書いています。合成時にループが解明されると、DSPはスライスします。 forループ（カウンタ
    for-loop vhdl fpga rasterizing spartan 2016-04-05

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    カーネルドライバ - ZedBoard - アドレスへのアクセス後にLinuxがハングアップする

    新しいZedBoardです。私のZedBoardはXilinx Linux 2015.4（devicetree.dtb、boot.binとuImageは手動でコンパイルされ、その他のファイルはプリコンパイルされたシステムの元のアーカイブから作成されています）で動作します。 私は、PS、AXI GPIO、およびLEDのみで非常に単純なFPGAコンフィギュレーションを作成します。 Vivadoアドレス
    linux kernel linux-device-driver fpga xilinx 2016-04-08
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