xilinx

    0熱

    1答えて

    Vivado 2015.1 VHDL入力/出力違反

    私はNexys 4 DDRのチュートリアルを取得していますし、私は簡単なMUX library IEEE; use IEEE.STD_LOGIC_1164.ALL; library UNISIM; use UNISIM.VComponents.all; -- Uncomment the following library declaration if using -- arithm
    vhdl xilinx vivado 2017-11-17

    0熱

    1答えて

    yoctoビルド中にmtd-utilsエラー

    をmeta-swupdateとし、https://github.com/Xilinx/yocto-manifestsとhttps://github.com/sbabic/meta-swupdateからビルドしようとしています。私はPeatlinuxマニフェストの指示に従った。それを構築するコマンドは TEMPLATECONF=/home/someuser/projects/petalinux-bu
    xilinx yocto bitbake openembedded petalinux 2017-11-20

    0熱

    1答えて

    lwIPエコーサーバのデータ送信エラー

    エコーサーバlwIPの下でイーサネット通信を行っています。 DMAからホストにサンプルをイーサネットで取り込みたいと思います。システムは、UARTを介してサンプルをキャプチャします。 ACKを待たずに、1500バイト以上の2つ以上のパッケージを送信するようにlwIPを設定することはできません。私のアプリケーションはパケットをクライアントに連続的に送ります。クライアントは遅延なくパケットを受信します
    c tcp xilinx lwip echo-server 2017-12-09

    1熱

    1答えて

    DMAを使用してPCIeと通信する

    ザイリンクス社利用可能なDMA PCIe IPcoreで作業するためのいくつかのプログラムをリリースした。here。これらのプログラムでは、C2Hを実行するプログラム、または高速処理を行うプログラムがあります。 これは基本的にホスト側でDMAを使用していますか、またはこれらのコードに冗長なものを記述する必要がありますか？次のように例えば、AXI-STモードで読み込み/書き込みを行うコードスニペット
    c++ xilinx dma pci-e 2017-12-10

    0熱

    1答えて

    VHDL：ここ

    に信号を送るためにシステムクロック（SYS_CLK）を割り当てることができない私は、シミュレーション結果をアップロードしています。ハイライト部分では、両方の信号にsys_clkを割り当てる必要があります 定義済みのsclk_1およびsclk_2信号の遅延によってシステムクロック（Sys_clk）を割り当てるvhdlコードを書きました。 カウンタを25カウントした後のシミュレーションでコードを実行し
    vhdl fpga xilinx hdl 2017-12-13

    0熱

    1答えて

    UブートボードでUSBボードをUSBガジェットに変換する方法

    私はzedボードを使用しています。私は初心者です。私はxilinx u-bootソースコードをダウンロードしました。私はそれをUSBホストモードにすることができます。 デバイスツリー "zynq-zed.dts"を変更して、ホストモードをペリフェラルモードに変更しようとしました。しかし、それは影響を受けていません。 u-boot段階でzedボードをガジェットにする方法。
    usb xilinx u-boot 2017-12-14

    1熱

    1答えて

    VHDLとVerilogで同じ設計です。しかし、スピードとリソースの使用方法は異なりますか？

    私はVerilogとvhdlの2つのコードを持っています。これは16ビットの2進数で1つのコードの数を数えます。どちらも同じことですが、ザイリンクスISEを使用して合成した後、私は異なる合成レポートを取得します。 Verilogコード： module num_ones_for( input [15:0] A, output reg [4:0] ones ); int
    vhdl verilog xilinx hdl 2017-11-04

    0熱

    1答えて

    単純な組み合わせ回路の最大パス遅延

    ザイリンクスISEの組み合わせ回路の最大パス遅延を計算します。私は順序回路に精通しており、タイミング制約とP & Rの後に生成されるタイミングレポートを処理する方法を知っています。しかし、設計上のクロックがないので、私は何をすべきか分かりません。 すべての組み合わせ設計でクロックを追加する必要があるので、最大パス遅延の大きさはどれくらいか分かりますか？ 例えば、次の全加算器のVHDLコードでは、最
    xilinx 2017-11-04
最新の質問