digital-logic

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    VHDLにstd_logic_vectorsの配列を作成しようとしています。この配列は、バレルシフタを作成するためにgenerateステートメントで使用されます。配列の各要素(配列、ベクトル)は個別にアドレス可能なビットでなければなりません。ここに私のコードのいくつかがあります。 信号宣言:アーキテクチャで type stage_t is array(4 downto 0) of std_logi

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    私は8ビットの符号付き変数Aと3ビットの値nを持っています。私は演算子をalwaysステートメントでn回シフトしたいが、それはうまく動作せず、出力はxである。 reg signed [7:0] A = //something; reg [2:0] n = 3'b//something always @(A, n) begin w = 8'b0; w = A >> n; どのようなタイプ

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    最後のステップでブール式がどのように単純化されるか説明できますか? オリジナル質問: リアライズX = a'b'd' + b'cd' + A'B'C + a'cd' + abc' + ABD + bc'd +使用ac'd 2入力NANDゲートの最小数。ダブルレール入力 が利用可能であると仮定します。ゲートをNOTとして使用することはできません。 Question Solution image

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    enter image description hereツールを使用せずにVerilogコードで生成または使用されたフリップフロップの数をカウントするにはどうすればよいですか?

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    を使用して、r = 5の場合、最小コストで(r-1)の補数システムを設計します。 r-1の補数を出力としてどのように生成するのか分かりません。

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    VHDLの32ビット乗算器の記録ロジックを実装しようとしています。さらに、入力ビットベクトル(x_in)は再符号化されるため、1つの余分な入力「1」があります。 「1」が'1'の場合は、出力はでなければなりません。「1」が'0'の場合は、の2倍にする必要があります。また、 "neg"が高い場合、出力を反転する必要があります。ここに私のVHDLコードです: library ieee; use ie

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    グレイコードカウンタで変化する1ビットがメタスタビリティになるとどうなりますか?なぜ非同期FIFOに問題がないのですか?

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    ここでは動作しませんが、SRラッチの私のゲートレベルの記述である: module SR_Latch_Nand(input S, R, C, output Q, QB); wire s1, r1; nand #8 n1(r1, R, C); nand #8 n2(s1, S, C); nand #8 n3(QB, R, Q); nand #8 n4(

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    私は真理値表を作成し、これからブーリアン式(f = B'A '+ CA' + DC '+ DB + D'CB')を作成しました。 Quartusを使用して回路に変換します。 私はデジタルロジックを初めて使いました。私が試みたことが正しいかどうか教えてくれる誰かの助けが必要です。 「デバイスサポートがインストールされていません」という理由で回線をコンパイルできません。もし誰かがそれを得るための正しい