system-verilog

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    UVMの排出時間について

    UVMを初めて使用しています。 「排水時間」の概念について質問があります。本当のuvmテスト環境で「排水時間」がどのように役立つのでしょうか？ 例を表示する方が良いでしょう。 ありがとう〜！
    system-verilog uvm 2017-12-26

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    SystemVerilogの使用アレイ

    module hh (input [2:0] a [0:3], output b); wire [2:0] c1 [4:1]; wire [0:2] c2 [0:3]; wire d; u_hh_1 hh (.a(c1 ), .b(d)); // it is right; u_hh_2 hh (.a(c1[4:1][2:0]), .b(d)); // illegal slice
    system-verilog 2017-12-29

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    システムのVerilogで他のモジュールの入力にモジュールの出力をリンクするには

    あるモジュールの出力（B）を別のモジュール（C）の入力にするモジュールを作る方法はあまりよくわかりません。
    verilog system-verilog 2017-11-27

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    のSystemVerilog：条件式内の$ urandomの呼び出しが

    は、だから私は、イベントがトリガされたときに、いくつかのハードワイヤード確率でベクター中でいくつかのビットを設定したかったので、私はこれでした： always @(some_event) begin err_byte[0] = ($urandom()&65535 < 85) ? 1'b1 : 1'b0; err_byte[1] = ($urandom()&65535 < 85)
    verilog system-verilog 2017-11-28

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    クロッキングブロックと信号割り当ての相関関係

    この2つのコードスニペットが異なる動作をする理由を説明することはできますか。 2番目のケースでは、10個のトランザクションでシーケンスを開始するとき、最初に2つのトランザクションが同時に発生し、1つが別のトランザクションをオーバーライドし、シミュレーションの開始時にのみ発生します。すべてが大丈夫です。 task fir_driver::drive_write(input fir_item#(D_W
    interface driver system-verilog uvm 2017-11-28

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    システム固有の$ urandomはシステムVerilogにあります

    システムでは、$ urandomは+ ntb_random_seedを使用しているため、問題を再現するのが容易になります。しかし、私はそれぞれのインスタンスに対して異なるシーケンスを使いたいと思っています。同一のランダム値を持つモジュールのすべてのインスタンスが目的を果たしていない場合 ありがとうございました。あなたが$urandomを使用している場合 おかげで、 Kannan
    system-verilog 2017-12-13

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    双方向転送遅延をモデル化する方法

    たとえば、IOs AとBが接続されている間にIOnsとIOの間に10nsの遅延があります。 IOは500MHz（2ns周期）で動作します。 デフォルトでは、Verilogはフィルタとして機能する慣性遅延を使用します。したがって、インターコネクト・ワイヤをwire #(10ns) io;と定義すると、データがフィルタリングされるため、機能しません。 wire #(10ns) io; assign
    verilog system-verilog 2017-12-14

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    Systemverilogの列挙型にXを代入する

    列挙メンバに "x"を割り当てることはできますか？はいの場合、 のメリットは何ですか？いいえの場合、制限は何ですか？これであなたの助けを感謝します。
    enums system-verilog 2017-12-19
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