test-bench

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    シグナル間の競合状態

    私は、以下の例に本質的に煮詰めることのできるテストベンチに遭遇しました。クロックとシグナルは、ブロック割当と同​​じタイムステップで変更されます。私は、これがクロックと2つのctrlX信号の間の競合状態を引き起こすと信じていますが、私はEDAの遊び場では証明できませんでした。競合状態があることを修正していますか？ （EDA遊び場リンク：https://www.edaplayground.com/x
    verilog race-condition blocking test-bench 2017-03-22

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    Verilogでは、レベルセンシティブイベントとエッジセンシティブイベントを同時に待つ方法はありますか？ Verilogでテストベンチを書くとき

    、私が発生するようなイベントを待つ必要がある「タスク」で、それは次のようになります。signal_aが1'b1のありながら、signal_bはposedgeを持っています。しかし残念ながら、私は試しましたが、良い解決策はありませんでした。 @(tb_hready and posedge tb_hclk) ;//(1) wait(tb_hready) @(posedge tb_hclk) ;/
    verilog wait test-bench 2017-03-28

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    VHDL-2008は外部名を継続的に強制します

    私は、テストベンチ階層で信号を強制的に強制的に強制したいと思っています。ここで私がテストベンチでこれをやってきた方法を示す簡単な例があります。これはdouble_inverterインスタンスではModelSim 10.4bすなわち信号bで動作 library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entit
    vhdl simulation fpga test-bench 2017-07-05

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    VHDLシミュレーションが動作しない

    VHDLコードを書いて、0〜7の範囲の数値を見つけることができます。これは、他の数値との共通の除数はありません。私はBASYS 3ボードに実装しようとしました。 BASYS 3に取り組んでいますが、コード用のテストベンチを作成しようとしたとき、私はUとUUの多くを手に入れました。なぜこれが当てはまると思いますか？どのようにして適切なテストベンチを書くことができますか？私は初心者ですので、どんなアイ
    vhdl test-bench 2017-03-28

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    iverilog testbenchエラー：入力がワイヤとして宣言されていますが、そうではありません

    私はiverilogの新機能で、100Mhzのクロック周波数をより大きなプロジェクトの一環として扱いやすくするためにカウンタを作成しています。 これを行うコードがいくつか見つかりましたので、そのためにテストベンチを作成しようとしました。ここ は、私が見つけたコードです。ここで module slowClock_tb(clk, reset, clk_1Hz); input clk;
    verilog test-bench iverilog icarus 2017-10-31

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    Verilog TestBenchエラー

    こんにちは私はザイリンクスでVerilogプログラムを作成しており、テストベンチで作業することはできません。 module Lab3( input u, input clk, input clrn, output wire a,b,c,d,e,f,g ); wire dff3_combo; wire q_to_q;
    verilog xilinx hdl test-bench 2017-03-10

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    エラー：（vsim -3389）、

    なぜ私はmodel-simを使用しているときにこのエラーが出るのか分かりませんが、私は多くの修正を試みましたが、これを回避していないようです。 これは私のModelSimの転写産物はこう言われる、入力ポート `timescale 1ns/1ps module interative_processing(clk,rst,w,k,counter_iteration,padding_done,a_
    verilog modelsim test-bench 2017-11-18

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    $ cast関数とタスクを使用したSVでの動的キャスト

    $ castの呼び出しが機能またはタスクのものであるかどうかをどのように判断できますか？それぞれの呼びかけはどうやって違いますか？私が理解することの1つは、関数呼び出しで、assert（）を使用できることです。しかしそれ以外に、電話が$キャストの機能か$キャストタスクの場合はどうなるでしょうか？どちらの場合でも、私たちは$ cast（pkt、pkt1）のようなことをしています。 LRMは task
    oop casting system-verilog test-bench 2017-08-11

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    VHDLテストベンチは出力を変化させないALU 32bit

    私はすでに、モデムでVHDLのALUを記述し終えましたが、シミュレーションを見ると、テストベンチはソリューションを更新しないようですが、回路は32ビットの応答で常に"UUUUUUUUUUUUUUUUUUUUUUUUUUUUUUUU"私は**私は を言う回路応答に関するコンパイラの警告があり、また、テストベンチ上で間違って書いたものを知らない警告：（VSIM-8683）を初期化されていないポート/
    vhdl alu test-bench 2017-05-16
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