yosys

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    opt_mergeによるBUFの削除を避けることはできますか？ （Yosysトライステート回避策）

    yosysのトライステートサポートは限られていますが、回避策が考えられます。 次回路： は TBUF2 parsed tree なおOEが0 C = SALIDA1とSALIDA2： module TBUF2 ( inout SALIDA1, inout SALIDA2, input OE, output C); assign SALIDA1=OE ? 1'b0 : 1'bZ; as
    yosys tri-state-logic 2017-06-30

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    合成ネットリスト内の余分なバッファ/インバータ

    これはCombinatorial synthesis: Better technology mapping resultsの別のフォローアップの質問です。 これは私のYosys TCL制御スクリプトです： yosys -import set libfile osu018_stdcells.lib read_liberty -lib $libfile read_verilog test.v
    verilog synthesis yosys 2017-03-29

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    制約（時間/面積...）Yosysおよび/またはABC

    に私は abc -g AND,XOR コマンドを使用して、簡単な加算器の設計 # read design read_verilog fulladder1.v hierarchy -check # high-level synthesis proc; opt; fsm; opt; memory; opt # low-level synthesis techmap; opt
    constraints abc yosys 2017-05-21

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    Yosysで依存ファイルを出力するには（gcc -MMD相当）？

    Yosysのコマンドはありますか？gccオプション-MMDに相当する依存ファイルを作成しますか？ （Using g++ with -MMD in makefile to automatically generate dependenciesを参照してください） 背景：私はYosysを使ってVerilogプロジェクトを合成するMakefileをビルドしようとしています。このMakefileはコンパイ
    makefile yosys 2017-12-08

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    IceStorm iCE40 FPGAフローで合成後シミュレーションを実行する方法

    通常の合成前（ビヘイビア）シミュレーションで検証するだけでなく、合成後シミュレーションを使用してVerilogデザインを検証することは良い設計方法です。シミュレーションとハードウェアのミスマッチをデバッグする場合は、これは事実上必須です。 iCE40 FPGA用のオープンソースのIceStormフローでは、これをどのように実現できますか？
    yosys 2017-07-18

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    正式なyosysの正式な機能とは何ですか？

    私はYosysの正式な検証機能をVerificarパーサーとともに使用しようとしています。 「read_verilog -formal」コマンドと比較して、正式な検証に有効なyosysのサポートされている機能は何ですか？ は、例えば、read_verilogで動作する正式なコードの迅速なコンパイルが構文「プロパティを想定して」の私にエラーを与えた： 「SVAディレクティブは、クロックに敏感ではない
    yosys 2017-07-19

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    assume（）が初期文のために機能しない

    https://i.imgur.com/NCUjYmr.pngの場合、最初に信号 "reset"は「1」であるとは思われませんでしたか？誰もが仮定が働かない理由を知っていますか？
    verilog yosys 2017-12-18

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    スクリプトのパラメータ

    Yosysスクリプトにパラメータ（またはコマンドライン引数）を渡す方法はありますか？ 私はこの質問で（Can we have variables in a Yosys script?）、YosysスクリプトをTCLインタープリタ内で実行できることを見ています。引数を渡す方法はありますか？ 私はこれをやっている理由は、私はスクリプトを持っており、Verilogファイルへのパラメータ化されたパスでスク
    yosys 2017-06-09

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    Yosysの初期ブロックにRAM値を割り当てる方法は？私は、読み取り専用の推論されたRAMに値を代入する最初のブロックを使用しようとしています

    ：私は警告を無視（または変更した場合は $ yosys -q -p "synth_ice40 -blif rom.blif" rom.v Warning: Blocking assignment to memory in line rom.v:9 is handled like a non-blocking assignment. Warning: Blocking assignment to
    verilog yosys 2017-06-14
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