Spartan-6 FPGAの出力の立ち上がり/立ち下がり時間

Question

Digilent Nexys 3 Spartan-6ボードで動作する小さなVHDLプロジェクトがあります。 コードのエンティティの1つは、外部で受信したクロックを第2因子で除算します。外部クロック信号はそれほど良好ではありません。正方形よりも正弦波に似ていますが、それは別の問題です。 これは、分周器のVHDLコードである - それはあまりしません。

library IEEE; 
use IEEE.std_logic_1164.all; 

entity mems_prescaler is 
port(
    aclkr : in std_logic; -- 6.144 MHz 
    mems_clk : out std_logic); -- 3.072 MHz 
end mems_prescaler; 

architecture Behavioral of mems_prescaler is 
    signal output : std_logic := '0'; 
begin 
    process(aclkr) 
    begin 
     if rising_edge(aclkr) then 
      output <= not output; 
     end if; 
    end process; 
    mems_clk <= output; 
end Behavioral; 

私はmems_clkにマップピンと上昇して出力信号をチェックし、私が期待したものに比べて非常に悪く見える回落ちます。それぞれ約70nsです。 PlanAheadの "Slew Type"と "Drive Strength"設定はこれを変更しません。 Nexys 3ボードのPMODピンヘッダーには、スコープを除いて何も接続されていません。 誰も私に試してみるためのヒントを教えてもらえますか？ありがとう！

Answer 1

私は昨日私の質問に対する答えを見つけました。 スコープが問題でした。インピーダンスが低すぎるため、別のプローブを見つけなければなりませんでした。私は今何をしているのか、十分な上昇と下降を見せています。