asic

2熱

1答えて

Verilogでビット幅が異なる

{a + b}と(a + b)のVerilogの違いは何ですか？私は何をするシミュレーションを使用した： reg [3:0] a = 4'b0001; reg [3:0] b = 4'b1111; reg [4:0] c = (a + b); give the result c = 5'b1_0000 しかし reg [4:0] c = {a + b}; give c = 5'b0_000

verilog fpga asic 2016-09-16

---

0熱

2答えて

ASIC/FPGAデザインで合成可能なルックアップテーブル分割？何か意味がありますか？

単純な32ビット2進数の除算演算を含む効率的なFPGAプロジェクト（ASIC設計に向かう）を作る方法を研究していました。 私は、それを行う最も迅速な方法は、複雑な分割論理を生成するよりも、LUT（ルックアップテーブル）を使用していることを発見しました。しかし、ASICについて考えてみると、内部にデジタルロジックを備えた物理的なマイクロチップがあると想像しても、テーブル全体を内部に置いて部門を作るこ

fpga division synthesis asic 2016-11-10

---

0熱

1答えて

エラー：/..integrator.vhd(47）：near "process"：（VHCOM-1576）IF VHDLを期待しています

3ビット[FRQ（2 downto 0）のうちの1つの符号付きビットを格納する2つのレジスタを追加しようとしています）]であり、他は7ビット[PHS（6 downto 0）] ...であり、これら2つのレジスタの加算を7ビットレジスタ[PHS（6 downto 0）]に格納しなければならない。あなたの役に立つジェスチャーに感謝します。 私が手にエラーがあるが.. >>> エラー：/..integr

vhdl synthesis asic 2017-04-17

---

1熱

3答えて

同じソースから異なるクロック周波数（マルチクロック設計）

マルチクロック設計信号をどのように処理するか？ たとえば、 1クロックドメインは25Mhzです もう1つは100Mhzです データバスを25Mhzから100Mhzにするにはどうすれば 、100Mhzから25Hhzにすることができますか？ AFIFOを使用したくないtho これを処理する他の簡単なCDC方法はありますか？

verilog system-verilog vlsi asic 2017-06-09

---

2熱

1答えて

クエリ、特に変数の代入

の場合に与えられたプロセスのために、私は変数を宣言した場合は（variable temp : std_logic;、のは、1ビットの変数を言わせて）、私は変数に値を割り当てることができます与えられた条件が真を返す場合、すなわち if (xyz=1) then --Assuming that this condition returns TRUE temp:= '1'; ??このロジックはAS

vhdl synthesis rtl asic soc 2017-04-22

---

0熱

1答えて

組み合わせ回路：選択線がハイのときのみ2s補数を出力する

以下のロジックを実装するゲートレベルの組み合わせ回路を設計したいと思う。 Adderを使わずにそれを行うことは可能ですか？ ... input wire [3:0] in, input wire sel, output wire [3:0] out ... assign out = ({4{sel}} & (~in + 1)) | ({4{~sel}} & in); 上記のVer

verilog rtl asic 2017-11-12

---

-1熱

3答えて

シグナルがalways_ffのリセットロジック内でのみ定義されている場合、合成ではどうなりますか？

次のコードてきたのは、私が言ってみましょう： always_ff @(posedge clk, negedge rst) begin if (~rst) begin bad_singal <= '0; good_signal <= '0; end else begin // do something // bad_signal i

verilog system-verilog asic chip 2017-03-08

---

-1熱

1答えて

flop用のどのタイプの非同期リセットが優れていますか？アクティブハイ

低いまたはアクティブアクティブ・ローは always @(posedge clk or negedge rst_n_i) if(!rst_n_i) out <= 'd0; else out <= out + 1'b1; リセットアクティブHighこれは、デバイスのFLOPのタイプに依存するFPGAにおいて always @(posedge clk or posedge

fpga asic 2017-03-22

---

1熱

2答えて

シーケンスブロック内で$ displayステートメントを使用して、システムVerilogアサーション（SVA）に情報を表示するにはどうすればよいですか？

シーケンスブロックが実行中に何らかの情報を表示したい。 例えば： sequence A; a; $display ("Signal A asserted here"); endsequence 私はこのコードを試してみましたが、次のエラーが発生しました：機能が期待されるところ タスク$表示が呼び出されます。 タスクコールを修正して再コンパイルしてください。 これをどのように克服できますか

system-verilog vlsi asic system-verilog-assertions 2017-02-02

---

0熱

1答えて

VHDL：私が気にしないレジスタをすばやくスキップするには？

私はMビット幅のN個のレジスタを持っています。すべてのレジスタに値が設定されていますが、MSBが1のレジスタだけを調べるなど、特定のパターンに適合するレジスタをサンプリングしたいだけです。クロックの各立ち上がりエッジで1つのMビット幅そのパターンに合致するレジスタ。 例： 256個の8ビットレジスタ（reg0〜reg255）があります。 Reg0、Reg3、Reg255はMSB = 1のパターンを

vhdl asic 2017-07-05

---