Verilogでスタックを実装しようとしています。コードの何が間違っていますか？

Question

Verilogを初めて使用しているので、初心者の間違いをお許しください。私はVerilogで3バイトのスタックを実装しようとしています。 R_Wを使用して書き込み（プッシュ/ポップ）と2D配列を読み込み、スタックの内容を格納します。

`timescale 1ns/1ps 

module one(R_W,PUSH,POP); 

input PUSH; 
input R_W; 
output POP; 

wire [31:0] PUSH; 
reg [31:0] POP; 
wire R_W; 

reg [31:0] temp[0:3]; 
integer tos = 3; 

if(R_W == 1 && tos != 3) 
    begin 
    POP = temp[tos]; 
    end 

if(R_W == 0 && tos != 0) 
    begin 
    tos = tos +1; 
    POP = temp[tos]; 
    end 


endmodule 

テストベンチ

`include"one.v" 
module one_test(); 

wire pop; 
reg [31:0] push; 
wire r_w; 

initial begin 

push = 2'd12; 
r_w = 0; 

#10 

$finish; 

end 


one one(r_w,push,pop); 

endmodule 

Answer 1

2つのこと：

1. あなたは3ワードのスタックではなく、3バイトのスタックを実装しようとしています。

2. 私はよく分かりませんtosですが、スタックに残っているアイテムの数は2つあります。ここで正しいコードは、私が自分自身VHDLの男のよりよ以来、私は構文についてはよく分からないです

   `timescale 1ns/1ps 
   
   module one(R_W,PUSH,POP); 
   
   input PUSH; 
   input R_W; 
   output POP; 
   
   wire [31:0] PUSH; 
   reg [31:0] POP; 
   wire R_W; 
   
   reg [31:0] temp[0:3]; 
   integer tos = 3; 
   
   if(R_W == 1 && tos != 3) 
       begin 
       tos = tos + 1; 
       POP = temp[tos]; 
       end 
   
   if(R_W == 0 && tos != 0) 
       begin 
       tos = tos - 1; 
       POP = temp[tos]; 
       end 
   
   endmodule 
   

です。しかし、トーンスロジックに何か問題があったので。私はそれに答えることにしました。

Answer 2

ここに訂正されたコードがあります。今すぐコンパイルする必要があります：

`timescale 1ns/1ps 

module one(clk,R_W,PUSH,POP); 

input clk; 
input [31:0] PUSH; 
input R_W; 
output [31:0] POP; 

//wire [31:0] PUSH; 
reg [31:0] POP; 
wire R_W; 

reg [31:0] temp[0:3]; 
integer tos = 3; 

always @ (posedge clk) 
if(R_W == 1 && tos != 3) 
    begin 
    POP = temp[tos]; 
    tos = tos + 1; 
    end 
else if(R_W == 0 && tos != 0) 
    begin 
    POP = temp[tos]; 
    tos = tos - 1; 
    end 

endmodule 

大きな違いが1つあります。クロックに同期した設計が必要かどうかはわかりませんでした。通常、スタック操作ではこれが必要です。コードの修正レナートため

`timescale 1ns/1ps 

module one(R_W,PUSH,POP); 

input [31:0] PUSH; 
input R_W; 
output [31:0] POP; 

//wire [31:0] PUSH; 
reg [31:0] POP; 
wire R_W; 

reg [31:0] temp[0:3]; 
integer tos = 3; 

always @ (R_W, tos) 
if(R_W == 1 && tos != 3) 
    begin 
    POP = temp[tos]; 
    tos = tos + 1; 
    end 
else if(R_W == 0 && tos != 0) 
    begin 
    POP = temp[tos]; 
    tos = tos - 1; 
    end 

endmodule 

Answer 3

おかげで、私は、コードを改善し、あまりにもPUSH機能を使用しました：あなたは時計なしで、コンビナトリアル行使したい場合でも、ここでそのためのコードです。下記のVerilogでテストベンチと一緒にコードです：

MODULE：

`timescale 1ns/1ps 

module some(clk,R_W,PUSH,POP); 

input clk; 
input [31:0] PUSH; 
input R_W; 
output [31:0] POP; 

wire [31:0] PUSH; 
reg [31:0] POP; 
wire R_W; 

reg [31:0] temp[0:3]; 
integer tos = 3; 

always @ (posedge clk) 
if(R_W == 1 && tos != 3) 
    begin 
    POP = temp[tos]; 
    tos = tos + 1; 
    end 
else if(R_W == 0 && tos != 0) 
    begin 
    temp[tos] = PUSH; 
    tos = tos - 1; 
    end 

endmodule 

テストベンチ

module some_test(); 

reg clk; 
reg r_w; 
integer push; 
wire [31:0] pop; 

always begin 

#1 clk = !clk; 

end 

initial begin 

clk = 0; 

#1 r_w = 0; 

#1 push = 'd9; 

#10 
$finish; 

end 

some some(clk,r_w,push,pop); 

endmodule