fpga

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    Spartan 3EでMATLABアルゴリズムを実装

    私はFPGAを初めて使用しています。 RS232を使用せずにSpartan 3EでMATLABアルゴリズムを実装することは可能ですか？
    matlab vhdl fpga 2016-11-17

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    プロジェクトで生成できるLPM_DIVの最大量はいくらですか？

    私のFPGAボードが5CSEMA5F31C6N DE1-SOCの場合、1つのプロジェクトでいくつのLPM_DIV（アルテラのデバイダ）を生成できますか？ 私は同じ時間（同じクロック）で働いている多くの仕切りを使ってデータを処理しなければならないプロジェクトを行うつもりです。総量は4から4096までの範囲で変わります。これがやや実現可能かどうかFPGAで PD：この大量の分周器を生成するのは実際には
    verilog fpga divider altera 2016-11-17

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    システムVerilogの浮動小数点数のe^xを計算しますか？

    私はFPGA上で動作するニューラルネットワークを構築しており、パズルの最後の部分はハードウェアでシグモイド関数を実行しています。これは、次のいずれかです。 1/(1 + e^-x) または (atan(x) + 1)/2 残念ながら、ここでxはfloat値（SystemVerilogの中 real値）です。 これらの機能をSystemVerilogで実装する方法についてのヒントはありますか
    neural-network verilog fpga system-verilog sigmoid 2016-11-21

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    シミュレーションとハードウェアテストの間のSPI CLKタイミングミスマッチ

    シミュレーションではチップイネーブルボタンのタイミング要件に一致するSPIクロックがありますが、ハードウェアでテストした場合はそうではありません。タイミング制約はまったく満たされていません。考えられる理由は何でしょうか？
    vhdl fpga xilinx spi 2016-11-23

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    PCからFPGAへのデータ転送

    私はFPGAの単純な機能を持っていますが（加算器のようなものですが）、この加算器で入力を得るにはから（Quartus II） から2つの12ビット私は十分なスイッチがありません。 どのようにPCからの入力を取得し、FPGAに送信し、どのようにそれらをFPGAに入れますか？ （私はちょうどUSBブラスタケーブルを持っています）
    usb fpga altera quartus 2016-11-23

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    VHDLコードがボード上で動作していませんが、シミュレーションで動作します

    私はFPGAボードspartan 3Eを構成するためにvhdlを使用しているプロジェクトに取り組んでいます。私がしなければならないのは天才のパズルです、私のメインコードにはロジックを制御するステートマシンがあります。 xilinxシミュレータを使用してコードをシミュレートするとすべてうまく動作しますが、FPGAボードに.bitファイルを実行すると、シーケンスの最初のLEDがオンになり、次にオフにな
    vhdl fpga xilinx xilinx-ise spartan 2016-11-27

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    ダブルレジスタアプローチを使用した準安定性の解決

    Verilogで異なるクロックドメインによって引き起こされる準安定性を解決するには、ダブルレジスタ法が使用されます。 私が知る限り、準安定性の最終的な出力は不明です。出力は入力とは無関係です。 私の質問は、二重レジスタ方法を使用して出力の正確さを保証する方法ですか？ ありがとうございました。
    vhdl verilog fpga clock 2016-11-28

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    Verilogで私のALUに苦労している

    私はそれを学んでいる間、私はVerilogでALUを設計しています。私は、次のコードを思い付いた： テストベンチ：私は取得しています出力でそう module ALUtb; reg clock = 1'b0; reg [0:7] val1; reg [0:7] val2; initial begin val1 = 8'b01010100; val2 = 8'b10101000;
    verilog fpga alu 2016-11-29

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    SystemVerilog：割り当てパターン要素<name>：要素の幅が一致しません（エラー：vlog-7034）

    多次元配列を使用して他のモジュールのカウンタで索引付けできるハードコードされた定数配列を送信しようとしています。 私の現在の戦略は、コンパイルとデプロイを行うパラメータ配列を使用することですが、各配列要素の最初のビットのみがハードウェア上で一度考慮されます。これは、RTLビューに反映ので、私はModelSimのために行って、このエラーを受信しました： Error: (vlog-7034) <pat
    arrays fpga system-verilog hdl 2016-11-30

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    systemverilogで入力信号をパラメータに変更する方法は？

    私は入力ロジックシーケンスを持っており、私はそれを私のプログラムのどこかに追加するためにパラメータに変換したいと思っています。例えば 、 module myModule(input logic[7:0] SW, output logic[7:0] LEDR); parameter shift = SW; assign LEDR = SW[shift + 1: shift];
    verilog fpga system-verilog hdl 2016-12-02
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