alu

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    Verilogで私のALUに苦労している

    私はそれを学んでいる間、私はVerilogでALUを設計しています。私は、次のコードを思い付いた： テストベンチ：私は取得しています出力でそう module ALUtb; reg clock = 1'b0; reg [0:7] val1; reg [0:7] val2; initial begin val1 = 8'b01010100; val2 = 8'b10101000;
    verilog fpga alu 2016-11-29

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    VerilogでALU 1ビットをALU 8ビットに変換

    以下は、動作することが証明された1ビットALUです。今私はこの1ビットのaLUを8ビットのaluに使用したいと思います。テストベンチに合格する必要があります。これまでは8ビットのALUコードをコンパイルしましたが、動作しないようです。どんな助け？ module ALUSlice(A,B,CI,M,S,F,CO); //Code for 1-bit input A,B,CI,M,S; outpu
    verilog alu 2017-08-19

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    VHDL ALUのキャリー/ボロー

    VHDLで一般的なNビットALUを作成しています。加算のために桁上げの値を代入すること、または減算のために借りることができません。私は、次のことを試してみました： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity alu is generic(n: integer :=1); -
    vhdl add alu 2017-10-29

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    Verilog HDLビヘイビアコーディングモジュール（ALU用）

    これは初めてのVerilog HDLプログラミングであり、私のコードに何が問題なのかわかりません。私はビヘイビアコードで単純なALUを設計する必要があります。 これまでは、減算器と加算器モジュールを作成しました（他のモジュールを追加する必要がありますが、他のモジュールを追加する前に、これらのモジュールをALUモジュールで使用したいと思います）。 私は、同じプロジェクト（かなり確信して、これは行動あ
    overflow verilog hdl alu 2016-10-06

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    実行する操作を選択するVHDLプログラム

    library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; use ieee.numeric_bit.all; use ieee.numeric_std.all; entity multiplexer is port ( A,
    vhdl alu 2017-04-26

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    Verilogエラー：有効なl値ではありません

    私のaluコードにエラー/オーバーフローがある場合、ワイヤがオンかどうかをテストしようとしています。このコードを考える： output reg[3:0]x; // line 149 output wire error; output wire overflow; always @* begin if(error || overflow) begin as
    verilog alu 2017-11-14

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    VHDLテストベンチは出力を変化させないALU 32bit

    私はすでに、モデムでVHDLのALUを記述し終えましたが、シミュレーションを見ると、テストベンチはソリューションを更新しないようですが、回路は32ビットの応答で常に"UUUUUUUUUUUUUUUUUUUUUUUUUUUUUUUU"私は**私は を言う回路応答に関するコンパイラの警告があり、また、テストベンチ上で間違って書いたものを知らない警告：（VSIM-8683）を初期化されていないポート/
    vhdl alu test-bench 2017-05-16

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    Muxを使用しないNand2tetris ALUの実装

    muxを使用せずにHack ALUを実装しようとしていますが、hdlをシミュレータにアップロードできません。どんな助けもありがとう。割り当ての双方が同じ幅を持っていないので、B [0..15] = notzxなどのおかげ CHIP ALU { IN x[16], y[16], // 16-bit inputs zx, // zero the x input?
    alu nand2tetris 2016-09-12

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    vhdlで算術論理ユニットを作る

    pic16f684のVHDLで算術論理ユニットを作る必要があります。 したがって、ALUの命令は、pic16f684のデータシートに記載されています。 私が作る必要がある命令は次のとおりです。 These are the instructions をSTD_LOGIC_VECTORが文字を持つことができないというエラー、かなりロジックである、これはこれまでのところ私のコードですが、私は得ますベクト
    vhdl quartus alu 2017-01-04
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