fpga

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配列値へのバインディングパラメータのエラー（Verilog）

モジュールの配列を初期化しようとしていますが、それぞれに3つのパラメータがあります。そのうちの2つは、このように、モジュールをインスタンス化する際に reg[31:0] k [0:63] = '{ 32'hd76aa478, 32'he8c7b756, 32'h242070db, 32'hc1bdceee, 32'hf57c0faf, 32'h4787c62a, 32'ha8304613, 3

arrays verilog fpga 2016-12-04

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VHDLの単純なFPGAアプリケーションですか？

私はFPGAが初めてで、小型のFPGAアプリケーションを探しています。私はVHDLによって開発されることを好む。オンラインプロジェクトのリンクを私に教えてもらえますか？

vhdl fpga 2016-12-04

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systemverilogで2次元配列を作成し、後でこの配列の要素を呼び出す方法は？

私はSystem VerilogのFPGAで少しゲームを書いています。私はVGAディスプレイを通していくつかの小さな画像を見せたいと思います。私の画像サイズは35px x 20pxです。私は、Matlabを使用して画像を3つの別々の配列（R、G、B値）に変換しました。 System Verilogで同様の配列を作成し、後でそれらの要素を呼び出す方法がわかりません。私が白い点と赤い点を作った現在のコ

fpga vga 2016-12-06

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Servo on FPGA

私はSpartan-6ベースのFPGAでサーボ作業をしようとしています。 `timescale 1ns/1ps /* 1 pin for servo--ORANGE CABLE red cable-- 5V, brown cable-- GND. Position "0" (1.5 ms pulse) is middle, "90" (~2ms pulse) is all the w

verilog fpga pwm servo 2016-12-08

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サーボでサーボが止まらない

デジタルロック用にサーボをオフにする作業を進めています。 My code is as follows: `timescale 1ns/1ps /* 1 pin for servo--ORANGE CABLE red cable-- 5V, brown cable-- GND. Position "0" (1.5 ms pulse) is middle, "90" (~2ms pul

verilog fpga servo 2016-12-10

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NIOSとハードコアのソフトコアの違いは何ですか？

私は最近FPGAを学んでいます。私はsdramを使用しようとしました。誰かがnios iiを使ってそれを使用することを勧めています。しかし、私はいくつかの記事を参照してください、それはVerilogを介して書くよりも遅くなるかもしれないnios ii（c/C++）上のIPコアを使用して？どうして？ハードウェア（高速、並列）とソフトウェアのためですか？

verilog fpga nios 2016-12-21

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信号を使って温度値を保持するVHDL

私は信号割り当てがプロセスの最後に行われることを知っています。しかし、私は2つの信号 "A"と "B"を持っているとしましょう。私のプロセス（ほとんどのサイクルで）ではAの値が頻繁に変化し、BはAの値を次のクロックサイクルで他の信号に割り当てるための一時的な値として保持するために使用されます。しかし、ある種のことが起こらない限り、Bの価値を変えたくない。ですから、AをBに1回代入すると、Aの値が変

vhdl fpga 2016-12-21

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Verilog testbench - タスクを使用してインクルードファイルから信号を駆動しますか？

私はFPGAとCPUを使用するデザインをシミュレートしています。 CPUはSPIを介してFPGAと通信し、FPGAは通信されたデータに基づいていくつかの出力を制御します。 私はシミュレーションを実行しており、シミュレートされたCPUテストベンチはSPIを介してFPGAレジスタを読み書きできます。今私はそれを少しクリーナーにするために私のコードをリファクタリングしたい。 私はテストベンチでインスタン

verilog simulation fpga 2016-12-22

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