fpga

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    Verilog：1ビット完全加算器がFPGA上で動作しない

    VerilogとザイリンクスISE Webpackでベイビーステップを実行し、これをMimas V2に点滅させるSpartan 6スイッチが押されても出力が得られない。 ？ここで module OneBitFullAdder( input wire ci, input wire a, input wire b, output wire sum, output wire co ); a
    verilog fpga spartan 2017-01-26

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    mem_test.batファイルが実行されません

    ザイリンクスISE 14.7 コアジェネレータで回路図を設計していますが、私は少しの問題に遭遇しました。 メモリエディタアプリケーションを実行し、.coeファイルを作成するには、mem_edit.batファイルを実行する必要があります。ファイルを実行するたびに、コマンドを実行せずに画面上でコマンドプロンプトが点滅するだけです。どのように実行するのですかmem_edit.batメモリテストを実行する
    hardware fpga xilinx 2017-01-26

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    VHDLとTcl/Tkの使い方

    私はVHDLとTcl/Tkの両方を新しくしています。まっすぐ質問する：私はModelsimでTcl/Tkを使う方法を知りたい。私がTcl/Tkで何も知らないとしますが、全加算器を起動するために次のVHDLコードがあります。 Tcl/Tkを使用して何ができるのですか？どのステップを取るべきですか。私は、アルテラのCyclone FPGAでQuartus Prime Standard Editionと
    tcl vhdl fpga tk quartus 2017-02-04

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    ストリームフォーマットのデフレートとgzip - 詳細

    私はdeflateまたはgzipデコンプレッサのFPGA実装を行っています。私はいくつかのコーディングを行う前に、圧縮されたデータストリームのフォーマットを最初に理解する必要があります。 私は木がデータストリームすなわち内部に存在する方法を知りたい私はドキュメンテーションを読んで、私は常にハフマン符号化について見ると木々に読み、 。 in gzip {HEADERS、etc etc、COMPRES
    gzip verilog fpga decompression deflate 2017-02-07

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    FPGAの2桁BCDカウンタ

    2桁のBCDカウンタを0から99までカウントしようとしています。私が直面している問題は、ボード上の7セグメントの両方のディスペンスが同時。 scenairioは00,11,22 ... 99のようなものです。 はここで、メインロジックコードです： module PartD( output reg[0:6] lcd, //for one particular 7 segment LCD. inpu
    verilog fpga lcd 2017-02-11

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    4ビット加算器/減算器（VHDL）でオーバーフローチェックを実装する

    VHDLには新しく（3週間）、最新の割り当てでは単純な4ビット加算器でオーバーフローチェックを実装することに問題があります： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity add_sub_4bit is Port (a : in STD_LOGIC_VECTOR
    vhdl fpga 2017-02-12

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    Microblazeでタイマーを設定していますか？

    より一般的なスクリプトでdelay_ms()またはsleep()のような関数と同様に動作させるMicroblazeでタイマーを作成する最も良い方法は何ですか？ 簡単に、私はこのような愚かな機能を作成することができます実際に私はそれが機能は私がすることができている必要がありながら、 void delay_ms(int i) { //mind that I am doing this on
    c timer fpga xilinx microblaze 2017-02-16

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    モンゴメリ乗算の頻度

    私は16×16モンゴメリ乗算器を設計しました。このコードでは、16×16の乗算器を使用して3回の乗算を行います。乗算は同じ乗算器を使用して順次実行され、各乗算の結果はレジスタに記憶される。単一の16×16乗算器は約1550MHzの周波数で動作するが、3回の乗算を直列に実行すると、モンゴメリ乗算器（単一の16×16乗算器を3回使用する）の周波数はほぼ500MHzに低下する。私は周波数の低下を避けたい
    verilog fpga montgomery-multiplication 2017-02-16

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    プロセス内部のシグナルの割り当てと実際の出力の割り当ての違い

    私自身の研究を通して、シグナルをプロセス内に割り当てると、プロセスの後でシグナルが更新されることを理解しています。さて、出力を直接割り当てると、処理後に更新されますか？ 単純な例として2つのバージョンを添付して、私の意図を実証します。 バージョン1：今すぐ library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity testing is port(
    design process vhdl fpga digital 2017-02-20

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    MAX 10個のVHDL/Quartus Prime Liteコード最適化コード

    まず最初にVHDLの初心者だと言わざるを得ないので、あまりにも愚かな質問を事前にお詫びしたいと思います。 私はADCのソフトIPを動作させようとしています。私はちょうどADCを使用したいのでFIFOも何もありません。 したがって、私はqsysファイルでIPコアを生成し、それを私のプロジェクトに組み込みました。私はプリスケーラでチャンネル8を起動しました。 チャンネル8に接続されている可変抵抗器から
    vhdl fpga adc quartus 2017-02-20
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