vhdl

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    12bit ADCをCORDICの入力として

    私はDSPで新しく、これは私にとっては問題です。 ADCからの12bit出力を2QN数値形式に変換する必要があります。これはVivadoのCORDIC IPの入力です。 CORDICからの出力は、1QN形式の2つの信号です。 SinとCos。直交信号（IとQ）CORDICからフィルターする必要があります。どんな解決策ですか？ ありがとうございました。
    vhdl signal-processing fixed-point vivado cordic 2016-10-18

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    VHDLクロックLEDシーケンスパート2

    1つのシーケンスの各クロックパルスでLEDシーケンスを変更するプログラムを作成する必要があります。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; entity REG_LED is PORT(CLK: IN std_logic
    vhdl clock led 2016-10-19

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    VHDL：時間ステップ/状態と並行性を理解するのに役立つ

    私は通常C＃/ Javaプログラマであり、ハードウェア記述の周りに頭を抱えています。 私は値をロードするレジスタを持っています。その後、コンパレータはレジスタの出力を値 '16'と比較します。値がそれ以下であればState_0に行き、それより大きければState_3に行きます。 私は、私のstatetableプロセスと同時に実行する 'controlsignals'プロセスを持っています。私の制御
    vhdl clock flip-flop 2016-10-23

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    タイプ変換VHDL

    私はMS5541Cの圧力/温度センサー用のドライバを作成しようとしていますが、私のようには見えません。 データシートにいくつかの計算がありました。それらをExcelに入れればかなりうまくいくようです。 しかし、私はそれのVHDLコードを書いて、7segment表示でそれを表示しようとすると動作しません。提供 計算は次のとおり C5はPROM から読み出されたキャリブレーションデータである UT1
    type-conversion vhdl 2016-10-25

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    ネストされた構成でアーキテクチャ名が見つかりません

    同様のインターフェイスを提供するネストされた要素を使用してVGA出力ブロックを構築しています。 configurationは実際の画面レイアウトを決定します。 これまで、ブロックごとに1つの設定を作成しましたが、実際には1つのネストされた設定を使用したいと考えています。 BNFで許可されていますが、これを使用するexample codeが見つかりましたが、コンパイルするコードを取得できません。 w
    vhdl quartus 2016-10-25

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    VHDLクロックシーケンスQ3

    クロック入力と出力が5つのLEDシーケンスをとるVHDLシーケンスを作成する必要がありますsee picture std_logic_vectorを使用すると、各ベクトル出力を1つのLEDに接続できますこのシーケンスを作成するために注文するか、std_logic_vectorの使用を解釈しないのですか？ 私が使用しているコードは、私は、波形シミュレートしている library ieee; use
    vhdl clock led 2016-10-26

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    VHDL - 長さ属性を直接関数に使用すると警告が表示されるのはなぜですか？

    私は、レコードのstd_logic_vector表現を返すVHDL関数を持っており、そのstd_logic_vectorの長さが必要です。私は長さの属性を関数上で直接使用することができます。 ModelSimで警告が表示されるのはなぜですか？微妙な問題を招いていますか？私が理解しているものは、警告テキストをグーグルで見つけても役に立たなかった。 my_function_returns_slv(my
    vhdl modelsim 2016-10-27

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    VHDL 97とISimで内部信号をtestbenchに取り込む方法は？

    私はVHDL 97とザイリンクスISimでテストベンチで作業していますが、UUTの内部信号（ModelSimのスパイ機能など）の値を波形ではなくコードから知る方法を探しています。 私はVHDL-2008とaliasで簡単にやり遂げることができると知っていますが、誰かに何か別のことは知っていますか？ おかげで、
    vhdl simulation test-bench 2016-10-27

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    std_logic_vectorを複数の定数と比較する

    私は6ビットのstd_logic_vectorを複数の定数の任意の（つまり実行していない）6ビットの値と比較したいif節を持っています。私は "|"ケースストラクチャでは、しかしifステートメントを維持しながら、次のことを短縮する方法がありますか？私は100％確信していませんが、残りのデザインはVHDL93を使用していると思います。 if not (de_inst(31 downto 30) =
    vhdl 2016-10-28

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    vivadoに固定小数点値を表示

    VHDLコードに固定小数点値があるとしましょう。これはstd_logic_vectorとして定義されています。私は最後の4ビットが小数であることを知っています。 シミュレータを使用すると、最後の4ビットが小数点として表示されませんが、シミュレーションでそれを変更する可能性があるので、シミュレーションでは3番目のビットが0.5、2番目0.25のような値ですか？
    vhdl fixed-point vivado test-bench 2016-10-29
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