vhdl

    11

    6答えて

    ここでは何が起こっていますか?なぜ私は '演算子の引数の型の不一致'を得るのですか?それを修正するために何ができますか? -- -- 32-bit counter with enable and async reset -- architecture synthesis1 of counter_32bit is signal nextvalue : std_logic_vector (3

    1

    2答えて

    私はいくつかのデジタル回路を設計する必要がありますが、それは手で描く私を殺します。私は簡単な方法で検索し、VHDLが見つかり、さらに興味深いSystemCが見つかりました。最後の1つはかなりいいですし、理解しやすいですが、私は回路のビジュアル表現で結果を印刷することができる必要があります。 システムCは回路を図面として印刷できますか?

    7

    4答えて

    VHDLファイルのコレクションを解析してブロックダイアグラムを作成できる無料のプログラムはありますか? 編集 私はjavadocは、一連のドキュメントを解析した後、クラス図を構築する方法と同じように階層のドキュメントと一緒に行くためにブロック図のイメージを構築するプログラムのためにもっと探していますクラス。

    0

    1答えて

    QuartusのRTLビューアにはどのように変数が描かれていますか?私はRTLビューアを開き、変数のためのレジスタを表示しません。例えば : variable op_code : std_logic_vector(7 downto 0); は、RTLの視聴者がRTLビューアでop_codeを表示しません理由はありますか?私はVHDLを使用しています。 編集: op_code(7 downto

    3

    2答えて

    VHDLで書かれた簡単なCPUモデルのための一連のテストベンチを書く必要があります。私が必要とするのは、アセンブリコード(MIPS)の命令をバイナリ文字列に変換するコードです。きれいでエレガントなものは必要ありません。唯一の目的は、テストのスピードアップです。私は、略語などを使ってemacsやvimスクリプトを書くことを考えていました。何を指示してるんですか?

    2

    4答えて

    VHDLのスタックまたはキューの動作をどのようにシミュレートできますか?すべてのポインタ? 私はビットの論理シフト演算のようなものを使用することを考えましたが、スタックの制約が空であるかどうか、またはスタックのオーバーフローの場合をチェックする方法はありますか?

    1

    3答えて

    これは59までカウントする次のコードを持っています。それはうまく始まりますが、31の後に数字の代わりに '('、 '$'、 '#'などのようなASCII文字を表示し始めます。私は間違っているつもりです任意のアイデア? LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.numeric_std.all; entity counter is

    6

    3答えて

    すぐに使用できるコンポーネントソースコードを提供するVHDLソースコードのWebサイトが必要です。 たとえば、フルアダーVHDLソースコード。

    0

    2答えて

    私のコードをデバッグした後、私はコンパイラがそれを受け入れるポイントに達しましたが、シミュレータの例外がスローされます。 主な問題は、一時配列を初期化し、最後にベクターを追加することです。 追加するために使用される方法は、あなたがnumeric_stdとの競合を避けるためにstd_logic_arithを削除する必要があり、 Buzkie library ieee; use ieee.std_l