vhdl

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VHDL：forループで、インデックス演算が機能しません

私はDE0 Nano Altera FPGAボードで簡単なブルートフォース畳み込みプロセッサを設定しようとしています。 はここに私のコードは次のようになります。 LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.numeric_bit.all; ENTITY Convolution IS PORT( clock : IN st

vhdl fpga modelsim quartus 2016-10-03

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RAILメモリダンプからザイリンクスISEブロックメモリを開始するにはどうすればよいですか？

私は、FPGA上で部分的にエミュレートする作業デバイスからRAMをダンプしました。ザイリンクスISEでは、Core Generatorを使用してRAMモジュールを生成しました。 ここで、RAMをCOEファイルで初期化するオプションがあります。 残念ながら、RAEメモリーダンプをCOEファイルに変換できるツールは見つかりませんでした。そのことに関して何かをCOEにしてください。 これを行うにはどのよ

vhdl ram xilinx xilinx-ise 2016-10-03

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アルテラのトリプル・スピード・イーサネットIPコアが動作する問題

Cyclone V on a SoCKit board (link here)（テラシック社提供）を使用しています。通信中にイーサネットを使用して通信できるシステムを作成するために、HSMC-NETドーター・カード（ここへのリンク）問題は、アルテラのトリプル・スピード・イーサネット・コアを使用してこのシステムを動作させることが本当に難しいことです。 Qsysを使用して、トリプルスピードイーサネット

vhdl fpga ethernet altera 2016-10-05

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IEEE.numeric_stdで '*'演算子を使用した場合のオーバーフローの処理

ザイリンクスVivadoでカスタムコプロセッサIPをテストしています。 2つの32ビットベクトルに対して '*'演算子を使用して符号なし乗算を実行すると、結果が32ビットを超えると、上位32ビット、つまり上位32ビットに反映されないことがわかりましたがすべて0で、下位32ビットが結果の一部を表示します。 16449 * 4171239345 gives 613432305 私はnumeric_

vhdl 2016-10-07

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VHDL双方向バスのミスマッチ

私は16bit inoutバスを持つモジュールを持っています。私のトップレベルエンティティでは、私はそれらのうちの4つだけを接続したい（双方向でも）。 トライステートノードが直接トップレベルに駆動しない：それらを接続すると、直接私は内部信号 signal temp : std_logic_vector (15 downto 0); port map(IO16bit => temp); IO4b

vhdl 2016-10-07

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合成時に出力が表示されないのはなぜですか？

私は実際に完了したラボ課題に取り組んでいますが、合成時に出力が表示されない問題が発生しています。私は7つのブロックを持っていて、個々にテストすると正しい出力が表示されます。トップモジュールとテストベンチファイルを使用しても出力が得られないのはどうですか？下に私のトップモジュールがあり、それに問題があるかもしれないと私のテストベンチが続きます。私はそれを見て、私が間違っているかもしれない何かを突き止

vhdl 2016-10-10

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VC++のデフォルトバインディングエラー？

私のAPIに含めるエラーなしで正常にビルドするVC++を使用してDLLを構築しています。 ファイルは、複数のプロジェクトでロジックを使用するためにFreehdlを使用してC++に変換されたVHDLプロジェクトの結果です。 唯一の問題は、私は問題が大きすぎるの機能により必要なメモリサイズだと思ったので、私は約24に減少...テスト中に、それは次のように示すこと ですビットが、示されているような問題が

api ubuntu visual-c++ vhdl 2016-10-12

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デザインに入力信号Dinしかない場合、テスト機器からLVDS信号をFPGAのvirtex 5に接続するには？

FPGAに接続しているPM2モジュールのピンコネクタには、din + A1とdin- A2を提供しますが、FPGAのAG7ピンに接続されたトップレベルVHDLデザインモジュールには1つの入力ポート "din"しかありません。 UCFファイルで接続するには？ PM2 Pin - A1, A2 FPGA pin -AG7, AG6 FPGA bank VCCO - 2.5v, 2.5v Pin

input interface vhdl virtex 2016-10-12

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