vhdl

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4ビットALUのvhdlコードとフローの理解？

私は4ビットALUを作っています ここで私は宣言したエンティティ entity ALU is Port (a : in STD_LOGIC_VECTOR (3 downto 0);); end ALU; あなたはロジック・ベクトル配列がどのように動作するか私は a : in STD_LOGIC_VECTOR (3 downto 0); の構文とも オペレータを意味

vhdl alu hdc active-hdl 2016-08-23

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方法又はここで事前に定義された属性が宣言またはVHDL langagueで定義さ

以下のコードに示すように、信号が 'LAST_VALUE又は'EVENTようなエッジを検出するための属性があります FUNCTION rising_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN IS BEGIN RETURN (s'EVENT AND (To_X01(s) = '1') AND (To_X01(s'LAST_

vhdl 2016-08-23

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VHDL（複数入力バイト）を使用するCRC16

以下のVHDLスニペットは、1入力バイトの16ビットCRCを正しく取得します。複数の入力バイトに対してどのように拡張しますか？今度は 128バイトに及ぶフレームがcrcされますか？ NB：関数 'crc16'はいくつかのオンラインツールを使用して生成されましたが、私自身もそれを派生しましたので、うまくいきます。現在、以下のテストベンチは1コールにつき1バイトのCRC機能を提供しています。 CRC特

vhdl crc16 2016-08-23

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はSynplifyの：のSynplify Proは（格子版）を使用して、私のVHDLデザインをコンパイルして合成しようとしますがfooの非定数データの非同期負荷が

がサポートされていない、私は次のエラーと警告が出る： Asynchronous load of non-constant data for counter(0) is not supported Input data for signal counter(31 downto 0) contains references to signal edges. An asynchronous reset

asynchronous vhdl reset synthesis 2016-08-24

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このVHDLコードはなぜ機能しますか？ 4：Caseステートメント

にコードを使用して2プライオリティエンコーダは以下の通りです： entity encoder_case is port( din : in STD_LOGIC_VECTOR(3 downto 0); dout : out STD_LOGIC_VECTOR(1 downto 0) ); end encoder_case; architecture encoder_

vhdl modelsim digital-logic 2016-09-01

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VHDL未解決の信号 'i2c_rx_data'に複数のソースがあります

FPGAをI2C経由でMPU-6050ジャイロセンサーに接続しようとしています。私はすでに別のものを試しましたが、今ではエラーが発生しています：未解決の信号 'i2c_rx_data'に複数のソースがあります（106） アイデアは何ですか？ Grettings Losspost 私のソースコード： --------------------------------------------------

vhdl fpga 2016-09-03

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ModelSimのエラーコードの一覧はどこにありますか？

私はこれを見つけるurl。私は verror -all をコンソールに使用できます。しかし、私はすべてのエラーに関するドキュメントを探してみます。

vhdl verilog fpga modelsim 2016-09-05

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配列のサブ要素をVHDLの特定の順序でマッピングしますか？

したがって、コンポーネントのラッパーを作成しています。以上になる正式な会合：成分は -- Definition in the original component array_1 : out std_logic_vector (1 downto 0); array_2 : out std_logic_vector (1 downto 0); Iは、上記のようなエラーを生成 -- All f

arrays vhdl wrapper 2016-09-08

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シンプルなVHDLクロックカウンタシミュレーションの混乱

私は現在、私の簡単なカウンタについて少し混乱しています。 これは次のように実装されています。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity simple_counter is port(

vhdl simulation 2016-09-08

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