vhdl

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    登録された出力とリセットで4 x 2エンコーダをモデル化するためのvhdlプロセスを作成してください。

    登録された出力が何を意味するのか混乱します。 VHDLでエンコーダーをコーディングする方法はわかっていますが、登録された出力によって質問が何を意味するのかはわかりません。
    vhdl 2016-09-10

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    VHDL 3ビットカウンタ：エラーメッセージ3363,1408

    図に示す回路図を持つVHDLに3ビットカウンタを実装したいと思います。 OUTフォーマルモード信号「Q」に関連付けられている は--Actual型変換や関数呼び出し ではないかもしれない：私は次のエラーメッセージを持ってコードを実装 http://i.stack.imgur.com/OoD7F.jpg - 動作モードのフォーマルに関連付けることはできません。 Dフリップフロップの出力と信号を関連付
    vhdl counter flip-flop 2016-09-17

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    （1つのファイルから）VHDLで最上位のアーキテクチャを選択する方法は？

    私はconf_gate.vhdのvhdl topの3つの主要なアーキテクチャを持っています。それぞれのアーキテクチャーで、私はインスタンス化の2つのアーキテクチャのうちの1つを選択したい（定数の値に依存する）。同じトップ（conf_gate.vhd）のconfigureキーワードを使用して、アーキテクチャの1つを選択できますか？例を以下に示す（構成ステートメントは、ファイルの終わりにある） Pas
    vhdl hdl 2016-09-19

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    奇数VHDL 2対1マルチプレクサの構文エラー

    このコードは2対1マルチプレクサのデータフロー用で、奇妙な構文エラーが返ってきて何が原因なのかわからない。エラーは示された行のセミコロンにあります。 entity TwotoOne is PORT ( w0, w1 : IN STD_LOGIC; s : IN STD_LOGIC_VECTOR (1 DOWNTO 0); f : OUT STD_LOGIC )
    vhdl 2016-09-20

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    whenステートメントに変更する方法

    誰かがこのvhdlコードを 'when'ステートメントを使用するように変更する方法を教えてくれますか？ library IEEE; use IEEE.std_logic_1164.all; entity sel2_1 is port(A, B, SEL : in std_logic; outsgnl : out std_logic); end sel2_1; ar
    vhdl 2016-09-21

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    VHDL（2008）で宣言される前に型を使用する

    VHDLのどのバージョンでも、おそらく2008年に宣言される前に型を使用できますか？ など。私は、エンティティのアーキテクチャでは、この配列の宣言があります。同じアーキテクチャのセクションで type my_array is array (integer range <>) of my_type; そして、まだのが、後で私はこれを持っているファイルで： type my_type is reco
    vhdl xilinx vivado 2016-09-21

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    カスタムライブラリを使用したVHDLデザインのシミュレーション

    私はメモリを刷新するための簡単なVHDLプロジェクトを作成しようとしています。ファイルhalf_adder.vhdを使用して、別のファイルfull_adder.vhdを作成しています。これはシミュレーションしたいものです。これらのファイルは同じプロジェクトにありません。私はザイリンクスISEバージョン14.7を使用しています。 私のコードは完璧に合成され、構文チェックに合格します。 RTL回路図を
    vhdl simulation xilinx 2016-09-22

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    新しいJfrog Artifactoryパッケージタイプのプラグインを作成できますか？

    ArtifactoryにRTLモジュール（主にVHDLファイル - .vhd）を保存し、Xrayと他のJfrogサービスでこれらのパッケージの依存関係をトレースできます。 私はすでにきれいな "パッケージ"フォーマットを持っています。私はArtifactoryに、そのパッケージの一部であるアップロード時に私のメタデータファイルを解析したいと思っています。 これは可能ですか？そして私はどこから始める
    vhdl artifactory rtl 2016-09-23

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    vhdlのif文の構文エラー

    VHDLを初めて使用しています。私は、ビットベクトルが偶数でないかどうかを調べるコードを試しています（ビットベクトルのハミングウェイトを使用しています）。私が書いたコードは次のとおりです。 entity hw_mod is generic( bits:integer ); port ( inp : in std_logic_vector((bits-1) downto 0; cout
    vhdl hdl 2016-09-24

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    インスタンス<gen[1].*>の<*>が未接続であるか、または以下のVHDLコードを合成しているときに無負荷信号

    に接続されています。上記のエラーが発生します。 これは、複数のエンティティを接続するトップレベルの設計です。 コンポーネント宣言： COMPONENT channel_memory IS PORT ( clka : IN STD_LOGIC; rsta : IN STD_LOGIC; wea : IN STD_LOGIC_VECTOR(0 DOWNTO
    arrays vhdl 2016-09-27
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