vhdl

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    VerilogコアのAXI4-Stream（VHDL）を構築します。警告を解決できません

    は、chachaという名前の暗号化コアからAXI4-Stream IPブロックを構築しようとしています。私のAXI4-StreamラッパーはVHDLにあり、チャチャコアはVerilogにあります。 チャチャコアはセクレタスギブスを見つけることができます。 私はフォーラムで多くのことを見てきましたが、VHDLを使用しているように見えますが、このようなVerilogは問題ではありませんが、まだ動作させ
    vhdl verilog vivado 2016-11-28

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    ダブルレジスタアプローチを使用した準安定性の解決

    Verilogで異なるクロックドメインによって引き起こされる準安定性を解決するには、ダブルレジスタ法が使用されます。 私が知る限り、準安定性の最終的な出力は不明です。出力は入力とは無関係です。 私の質問は、二重レジスタ方法を使用して出力の正確さを保証する方法ですか？ ありがとうございました。
    vhdl verilog fpga clock 2016-11-28

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    VHDL。このデザインには2つの無負荷信号があります

    私はVHDLコーディングを開始しました。私はXILINX Artix-7/NEXYS 4を使って練習しました。 私は7セグメントディスプレイを設計し、0から9までの数字を表示させたいだけです。 私の英語はあまり良くありません、私を許してください、私は私の質問を表現しようとしました。 私のコードでは、アーキテクチャを4つのステップに分割しました。 まず、clk（100MHZ）を1hz下げます。第二に
    warnings vhdl 2016-11-30

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    ニューラルネットワークの配列配列のVHDL型変換

    私はDavid Aledo（OpenCoresプロジェクトArtificial Neural Network (ANN)参照）によって開発されたフィードフォワードニューラルネットワークで作業していますが、コードによって生成されたインスタンスでRAM配列を初期化する際に問題があります。 コードは、ニューラルネットワークのレイヤーをインスタンスとして生成します。これらの各インスタンスは、レイヤー重み行
    initialization neural-network type-conversion vhdl 2016-12-01

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    カウンタの問題

    以前は4クロックサイクルの測定に問題がありましたが、私のコードは動作するものの、クロックサイクルの間は遅延していると思います。もう1つの投稿でその問題が解決しました。
    vhdl 2016-12-01

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    VHDLシミュレーションで波形が表示されない

    VHDLでコードを記述し、Active HDL Student版を使用してテストベンチを使用してコードをコンパイルおよびシミュレートしています。私が500nsの間シミュレートすると、信号は変化しますが、波形上の信号は表示されずにUに張り付いています。私はこの問題の原因を見つけることができません。 これは、エンティティのための私のコードです： library ieee; use ieee.std_
    vhdl simulation waveform 2016-12-03

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    VHDL：この構成はVHDL 1076-2008でのみサポートされています

    次のエラーが表示されます。この構成はVHDL 1076-2008でのみサポートされています。どうしてか分かりません。私はこのコードを合成しますが、フラグは問題を引き起こす可能性があります。 フラグの目的は、データが出力されるとすぐに、それ以降の反復で上書きすることができないことです。理想的には、データが出力されるとすぐに内部ループを終了したいが、それは合成されない。 for j in 0 to n
    loops vhdl 2016-12-03

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    アソシエーションは名前付きアソシエーションに従うことができません

    私はD-lATChを使用してキャリー選択アダーを実装しました。しかし、私は次のエラーを取得しています。 以下は私の添付コードです。誰かが私を助けることができたら、私はVHDLの初心者で、私の学校プロジェクトをやっています。 ---------------------------------------------------------------------------------- -- C
    vhdl 2016-12-04

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    サンプル入力信号をチェックし、その値を確認してくださいVHDL

    id_vecにサンプリングされたID_1,ID_2の信号が2つあります。 LEDx_GRNnは、outputである。 a,b,c,dのうちの1つのみが '1'で、残りが '0'である必要があります。後で1つだけオンにし、残りの1つをオフにする必要があります。 何らかの理由ですべてのLEDが点灯しているので、私は何か間違っていると推測しています。 私は行方不明ですか？ ID_1、ID_2には定数値が
    vhdl 2016-12-04
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