vhdl

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    vhdlで波形の文字列を印刷することは可能ですか

    FSMの場合、クロックサイクルごとに現在の状態を出力したいとします。私はどうしたらいいのですか？私はどんなデータ型が必要でしょうか？
    vhdl quartus 2016-11-17

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    ポートマッピングは一部のエンティティでしか動作しません

    私はこのマッピングの問題を理解したと思っていましたが、私はそうは思われません...だから、コントロールとデータパスエンティティを持つトップエンティティ（circuito）内部。私はプロジェクトを合成すると、基本的にデータパス（入力と出力）のすべてのポートが接続されていないと警告（0エラー）を出します（ "[Synth 8-3331]デザインデータパスは未接続ポートres [31]実際には、デザイン
    mapping port vhdl 2016-11-18

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    VHDLの真理値表でエラーが発生しました

    Truth table My code 私はカルノー図を算出したが、自分のコードが正しくありません。私はエラーが発生しています： "D = '1'のエラーC = '0' B = '1' A = '0'予想O = '1'、受信O = '0'"。 私は間違いを犯していますか？ library IEEE; use IEEE.std_logic_1164.all; entity truth_table
    vhdl 2016-11-21

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    VHDLコーディングエラー「クロックがチェックされていないためにElse句がサポートされていません」

    64クロックパルスごとにキャリー信号を送信するカウンタを作成しようとしています。下記のコードを合成しようとすると（Vivadoで）、次のエラーが発生します。 クロックのチェック後のElse節はサポートされていません。 （ライン上で合図「!!」） 私は別のプロジェクトに非常によく似た何かをしたと私はそこにすべてのエラーを取得していないので、私は本当に何を得ることはありません違う。どんな助け？ ent
    if-statement vhdl vivado 2016-11-22

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    VHDL - 論理合成可能にする

    私は比較的単純なメモリアービターを設計していますが、2つの状態があります。 状態1：ポート1は、メモリに接続されている（デフォルト状態） 状態2：ポート2は、メモリに接続されている（要求がある場合のみ） シミュレーションのModelSimで私のアービタが必要に応じて動作することを証明しています。しかし、私が書いたコードは合成できないと言われました。関連するプロセスのコードを以下に示します。 要求に
    vhdl 2016-11-22

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    シミュレーションとハードウェアテストの間のSPI CLKタイミングミスマッチ

    シミュレーションではチップイネーブルボタンのタイミング要件に一致するSPIクロックがありますが、ハードウェアでテストした場合はそうではありません。タイミング制約はまったく満たされていません。考えられる理由は何でしょうか？
    vhdl fpga xilinx spi 2016-11-23

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    ココット用バスモニター

    私は検証環境としてCocotbを設定しようとしています。 私はこの例を見てきましたが、それは有用ですが、私は行くべき方向についてはわかりません。 マイブロックと見なすことができる。 -1クロックと出力 -2バス 出力を入力として1つのリセット組合せおよび逐次処理の結果である入力で -4バス入力信号のうちの1つを選択する。 さらに進んでいない部分は、AvalonSTに準拠していない入力バスと出力バス
    vhdl monitor verification cocotb 2016-11-23

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    SVインターフェース信号をVHDLタイプにバインドする方法は？

    VHDLモジュールにインターフェイスをバインドしようとしています。モジュールに次のように定義されて私はにバインドする信号： TYPE dut_fsm_type is ( IDLE_STATE, WAIT_STATE, IDENTIFY_STATE, LATCH_STATE, DONE_STA
    vhdl system-verilog uvm questasim 2016-11-23

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    `others`式を` signed`キャストと組み合わせる

    varは、サイズmの符号付きベクトル（ライブラリIEEE.NUMERIC_STD.ALL）の略です。 fooは、std_logic_vector(n-1 downto 0)の別の変数であるとします（nはmより小さい）。 fooの左に「0」を連結し、そのサイズがmになるまで右端にゼロを埋め込み、結果をvarに保存します。 は私が rdsor <= signed('0' & divisor & oth
    vhdl xilinx-ise 2016-11-26

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    VHDLコードがボード上で動作していませんが、シミュレーションで動作します

    私はFPGAボードspartan 3Eを構成するためにvhdlを使用しているプロジェクトに取り組んでいます。私がしなければならないのは天才のパズルです、私のメインコードにはロジックを制御するステートマシンがあります。 xilinxシミュレータを使用してコードをシミュレートするとすべてうまく動作しますが、FPGAボードに.bitファイルを実行すると、シーケンスの最初のLEDがオンになり、次にオフにな
    vhdl fpga xilinx xilinx-ise spartan 2016-11-27
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