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iverilog testbenchエラー：入力がワイヤとして宣言されていますが、そうではありません

私はiverilogの新機能で、100Mhzのクロック周波数をより大きなプロジェクトの一環として扱いやすくするためにカウンタを作成しています。 これを行うコードがいくつか見つかりましたので、そのためにテストベンチを作成しようとしました。ここ は、私が見つけたコードです。ここで module slowClock_tb(clk, reset, clk_1Hz); input clk;

verilog test-bench iverilog icarus 2017-10-31

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なぜassign文が合計値で更新されていないのですか？

論理[31：0] sum_count; // CNT0と24ビット信号 ケース1 CNT1ある： assign sum_count = (cnt0 & {8'b0,{24{en0}}}) + (cnt1 & {8'b0,{24{en1}}}); ケース2：EN0 = 1、EN1 = 0条件に対する assign sum_count = (cnt0 & {8'b0,{24{en0}}});

verilog system-verilog system-verilog-assertions 2017-10-31

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シミュレーション時間を節約するために、システムのVerilogジェネレータモジュールから生成されたパケットを破棄する必要がありますか？

私がgenerate_directed_packetと呼ぶたびに、新しいオブジェクトが作成されます。次のパケットオブジェクトを作成する前に、パケットオブジェクトの削除について心配する必要があります。もしそうなら、パケットオブジェクトを削除するにはどうすればいいですか？ function void generate_directed_packet(); packet = new(); void'

verilog system-verilog verification uvm 2017-11-01

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Verilogなぜsign_out [3：0] <= -3'sb111 * sign_in [3：0] 9 * sign_in [3：0]へのRHS合成？

なぜ-3'sb111が - （ - 1）？の代わりに9に合成されたのですか？あなたの式において module top(in, clk, rst, out); input [34:0] in; output [35-1:0] out; input clk, rst; reg signed [35-1:0] out; always @(posedge clk or negedge rs

verilog 2017-11-03

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VHDLとVerilogで同じ設計です。しかし、スピードとリソースの使用方法は異なりますか？

私はVerilogとvhdlの2つのコードを持っています。これは16ビットの2進数で1つのコードの数を数えます。どちらも同じことですが、ザイリンクスISEを使用して合成した後、私は異なる合成レポートを取得します。 Verilogコード： module num_ones_for( input [15:0] A, output reg [4:0] ones ); int

vhdl verilog xilinx hdl 2017-11-04

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-cフラグと対話的にModelSimを実行しているときに過剰なバッファリングをオフにする方法はありますか？

-cフラグを使用してModelimを実行しているときに、コンソールプリントの過度のバッファリングをオフにする方法はありますか？例： C:\> vsim -c VSIM> source run.do run.doは、デザインをコンパイルして10ミリ秒実行するための単なるmodelsimスクリプトです。この問題は、スクリプト内のvsimコマンドにヒットしたときに発生し、Ctrl-Cを押すまで出力

verilog modelsim 2017-11-06

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Verilogブースアルゴリズムの加算と減算

module calculator(state,U,V,X,X_1,multiplicant,multiplier,count); input [1:0] state; input [3:0] multiplicant,multiplier; output reg [3:0] U,V,X; output reg X_1; output reg[2:0] count; wire [7

verilog 2017-11-07

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Synopsys DCを使用してVerilogコードを最適化し、ザイリンクスに戻す

Synopsys DCで既存のVerilogコードを最適化し、FPGAでザイリンクスの最適化されたゲートレベルコードを使用することは可能ですか？

optimization verilog 2017-11-07

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QuartusでのVerilog HDLのコンパイル

私はQuartusを使ってシミュレーションを実行し、Verilogコードを解析しています。私はインターネットとスタックオーバーフローを検索しましたが、私の質問の答えが出てきていないようです。 私はQuartusで開いたVerilogコードを使用してRTLビューアを実行しますが、Verilogコード自体を開くと、コンパイルとその他のオプションは無効になります。 QPFファイルを開いたときに動作するよ

verilog quartus 2017-11-08

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Verilogの予期しないエラー

このVerilogコードをmodelSimに書きました。 module my_fsm (clock , reset , in , out); input clock , reset , in; output out; wire clock , reset , in; reg out; reg [1:0] state; // state of the machine in case r

syntax-error verilog 2017-11-09

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