iverilog

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    iverilog testbenchエラー：入力がワイヤとして宣言されていますが、そうではありません

    私はiverilogの新機能で、100Mhzのクロック周波数をより大きなプロジェクトの一環として扱いやすくするためにカウンタを作成しています。 これを行うコードがいくつか見つかりましたので、そのためにテストベンチを作成しようとしました。ここ は、私が見つけたコードです。ここで module slowClock_tb(clk, reset, clk_1Hz); input clk;
    verilog test-bench iverilog icarus 2017-10-31

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    ibus（iverilogコンパイラ）のSystemVerilogのサポート

    私はMacでiverilogを使用していますが、always_ffとalways_combブロックを含むコードをコンパイルする際に問題があります。 ModelSimはこれらのコードを問題なくコンパイルします。 iverilogをalways_ffブロックとalways_combブロックをサポートするように設定することは可能ですか、それともコンパイラによってサポートされていないのですか？ ありがとう
    verilog hardware system-verilog iverilog icarus 2017-04-24

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    のVerilog：プリミティブまたは連続割り当て

    私はこのコードにこのテストベンチで module neuron_xor(x0, x1, y4); input signed [4:0] x0, x1; reg signed [4:0] w02, w03, w12, w13, w24, w34; reg signed [4:0] th2, th3, th4; wire signed [4:0] y2, y3;
    verilog iverilog 2017-11-16

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    のVerilog：===演算子は

    動作していない私は、ワイヤがあります。最後に wire module3Output; を、私が使用して、ワイヤ上のバイナリをテスト： initial begin if (module3Output === 1) #1 $display("PASS: module3Output=%b", module3Output); else
    testing verilog iverilog 2017-06-25

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    Verilog：レジスタでバイナリを拡張するには？

    レジスタ内のバイナリを符号拡張してゼロ拡張するコードの形式は何ですか？ すなわち reg[0:0] a; //a is 1-bit. reg[31:0] b, c; //b and c are 32-bits. //some code... 、32ビットにaを符号拡張bに追加し、そしてcに結果を置きます。 ゼロ拡張aを32ビットに変換してbに追加し、結果をcに入力します。
    verilog iverilog 2017-06-26

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    icarus verilogにファイルを含めるには？

    私は基本的な `include" filename.v "コマンドを知っています。しかし、別のフォルダにあるモジュールを追加しようとしています。現在、そのモジュールは、同じフォルダに存在する他のモジュールをさらに含みます。しかし、最上位レベルでモジュールを実行しようとすると、エラーが発生します。 ​​ ここでは、ファイル "mips.v"に含まれているMIPSプロセッサを作成しようとしています。こ
    mips verilog cpu-architecture iverilog icarus 2017-11-23

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    順序は、私は私のステート・マシンで、以下のデータ遷移を持って行動

    を変更： wire VALID_PKT = (FIFO_DATAIN[7] == 1) & (FIFO_DATAIN[6] == 0)& (FIFO_DATAIN[5] == 1) & (FIFO_DATAIN[1] == 1) & (FIFO_DATAIN[0] == 1); wire SET_RESET = FIFO_DATAIN[3]; reg RESET; always @(*)
    verilog variable-assignment iverilog 2017-11-30

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    gtkwaveの2つのマーカー間の時間をどのように測定するのですか？

    私はiverilogを使って私のVerilogデザインをシミュレートし、出力をfstファイルにダンプします。私はgtkwaveを使って波形を見ています。 gtkwaveを使用すると、いくつかのマーカーを追加できます。どのように2つのマーカー間のデルタを測定するのですか？私は、gtkwaveマニュアルを読んで、それが トグルデルタ周波数としてトグルデルタ周波数オプションについて語る あなたは右上のデ
    verilog iverilog gtkwave 2017-12-01

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    連続ブロックでのビットシフトは失敗しますが、組み合わせでは失敗します。どうして？

    Verilogコードを数日間デバッグしています。特にFX2LP（Cypress CY7C68016A）USBコントローラからバイトを送受信しています。多くの詳細に入ることなく、各サイクルでデータが送信され、バイト単位で送信されます。私のテストでは、16バイトのバッファを使用して最初に満たしてから送信します（エコーテスト）。 のように私のコードのかなりの部分が見えます：このコードは、シミュレーション
    verilog race-condition hardware-interface iverilog 2017-12-03

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    gtkwaveのVCDファイルをコマンドラインからリロードする

    gtkwaveでiverilogで生成されたVCDファイルを使用しています。 GUIにボタンがありますが、コマンドラインからWaveウィンドウをリロードしたいと思います。それについてどうすればいいのですか？
    vhdl verilog iverilog gtkwave 2017-07-12
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