system-verilog-assertions

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アサートでSystemVerilogシーケンスプロパティを使用するにはどうすればよいですか？

私は「入力が無制限であれば結局は出力を得る」と言いたいのですが、どうすればいいですか？ スクリプトの他の部分では、入力の量が限られていると仮定して、「入力が無制限である」と書いて、それをグローバルに保持することはできません。 これまでのところ、私が書いたのプロパティ： property always_another_valid_input; @(posedge clock) ##[1:$

system-verilog system-verilog-assertions 2017-03-08

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+/-許容誤差％を持つクロックの周波数をチェックする最良の方法は何ですか？

以下は私が現在使用しているプロパティです。 property freq_chk (time clk_period , bit disable_chk=0); time current_time; disable iff (disable_chk) ('1, current_time = $time) |=> ((($time - current_time)

system-verilog uvm system-verilog-assertions 2017-05-11

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イベントトリガーに基づくSVアサーション

SVインターフェースには、並行アサーションプロパティが含まれているものとします。 イベントがトリガされた場合にのみこのアサーションを有効にすることはできますか？私はインターフェイスファイル内のタスク内にプロパティを書き込もうとしましたが、エラーが発生しました。"プロパティ"の近く：構文エラー、予期しないプロパティ。 Interface intf; task e1(); ->

system-verilog system-verilog-assertions 2017-06-30

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プロパティ内のcaseステートメントがQuestaSim 10.4Bで動作しない

SystemVerilog 2012 LRMからケースステートメントを使用してプロパティを書き込もうとしています。 QuestaSim 10.4Bを使用して property p_rate_select (logic [1:0] rate); case (rate) 2'd0 : $rose(i_ffs_rdcount == 1) |=> $fell(o_telem_fif

system-verilog uvm system-verilog-assertions questasim 2017-04-03

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システムVerilogの下位インデックスのみを参照

ビット配列A [32] [16]を持っています。 低いインデックス値のいずれかに特定のパターンがあるかどうかをチェックしたいと思います。 たとえば、 A [1] [8：0]はそのパターンA [2] [8：0]もそのパターンを有することができる。 A [31 - 0] [8：0]からのものは、そのパターンを持つ可能性があります。単一のステートメント内のすべての上位の索引コンポーネントを参照する方法は

system-verilog verification system-verilog-assertions 2017-10-23

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なぜassign文が合計値で更新されていないのですか？

論理[31：0] sum_count; // CNT0と24ビット信号 ケース1 CNT1ある： assign sum_count = (cnt0 & {8'b0,{24{en0}}}) + (cnt1 & {8'b0,{24{en1}}}); ケース2：EN0 = 1、EN1 = 0条件に対する assign sum_count = (cnt0 & {8'b0,{24{en0}}});

verilog system-verilog system-verilog-assertions 2017-10-31

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クロックのposedgeで信号遷移を確認するアサーション

クロックの正のエッジでのみ信号の遷移を確認するアサーションを行いたいとします。正のエッジ以外の信号が変化すると、エラーが発生します。 ; |（=>信号== $の過去（信号）@（クロック）クロック== 1'b1の）プロパティを主張： A1：

system-verilog-assertions 2017-06-06

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並行アサーションをモニタでどこに書くことができますか？

私は私のモニターで、次の同時アサーションを記述する必要があります。 assert property (vif.cos == 1 |-> vif_out.y == vif.xi/sqrt(2)); 私はrun_phaseでそれを入れてみましたが、私は次のエラーを得た： 同時アサーションは、タスク/クラスメソッドで許可されていません。 どこに置く必要がありますか？

system-verilog assertions uvm system-verilog-assertions 2017-03-01

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