verilog

    -1熱

    1答えて

    Verilog順次ロジックテストベンチ

    私は、加算とシフトを使用して順次乗算器のテストベンチを作成しようとしています。 しかし、入力と出力の波形が20nsずれて問題に遭遇しています。私の入力はt = 0nsで信号を受信しますが、t = 20nsまでは出力に信号がありません。 （t = 0からt = 20までの出力はすべてXXです）。視覚的に20nsの遅延を無視して、私の結果は正しいです。しかし、入力出力波形が20ns間違っているため、t
    verilog 2017-10-16

    0熱

    1答えて

    異なるチャネルのカウントが分岐してジャンプする

    私は計数モジュールを実現しようとしています。私の基本的なセットアップ：信号発生器に接続されたIOポートに2本のBNCケーブルが接続され、読み出し用にUSB/UART経由でPCに接続されたFPGA（Digilent's Arty with Xilinx Artix-35T）。 私の信号発生器は、例えば、1HzでTTL信号を生成します。 ここで、チャネル1、チャネル2、チャネル1と2のイベントの数をカ
    verilog fpga system-verilog counting 2017-10-18

    -1熱

    3答えて

    Verilogでどのように関数を使用していますか？

    私のFPGA/Verilogコースでは、私の教授が機能しました。 彼は、関数内でコードを手続き的に書くと言っていました。次に、関数を呼び出すときは、常にブロック内（つまり手続き的）に呼び出すか、またはassignステートメントで呼び出すことができます。 手続き型コードで関数を記述することはできませんが、その後も継続的に呼び出すことはできません。 誰かがこの（おそらく）基本的な質問に対する洞察を持っ
    function module verilog 2017-10-18

    0熱

    1答えて

    verilog 2001の構文ではグローバル宣言が不正です。タスク

    私が持っていたいVerilogファイルは、別のファイルのinclude "maths.v"であるいくつかの計算を行うタスクです。mathsfunction;を書く私が正しく理解していれば、その時点でタスクを実行する必要があり、他のファイルにinitial begin - endブロックは、以下のコードは、次のとおりです。 Maths.v task mathsfunction; reg [0:31
    verilog 2017-10-21

    0熱

    1答えて

    非常に単純なFSMの奇妙な振る舞い

    私はEDA Playgroundを使ってVerilogを学ぼうとしています。ここの例ではMoore Machineを書き直そうとしています：http://www.edaplayground.com/x/B次の状態と出力ロジックを組み合わせてください。ここで は、私がやっていることです： /* * Finite state machine.Moore Machine * If input 'a'
    verilog fsm 2017-10-21

    1熱

    1答えて

    Verilogで最大Nの整数を実装する

    次のシーケンスを生成するハードウェアを設計しようとしています。F =最初のN個の整数の和、つまり1 + 2 ... + Nです。 （たとえば、N = 3の場合、F = 1 + 2 + 3 = 6）。私は入力Nが変わるたびに最新のNクロックサイクル後にFを生成するモジュールを実装しています。 Nは任意の4ビット数（Fは7ビット長でなければならないことを意味する）である。新しいFが計算されている間は、
    verilog 2017-10-22

    0熱

    1答えて

    VHDLとVerilogはテクノロジーに依存していませんか？

    VHDLまたはVerilogで何らかの設計（例えばCPU）を行い、設計が完了した場合、設計は証明書の製造プロセス（14nm）に限定されているか、現在の10,7,5,3nmプロセス利用可能ですか？
    vhdl verilog system-verilog 2017-10-22

    1熱

    1答えて

    Verilogで常にブロック内でトリガされる常にブロックの評価順序は？

    私は、同じトリガーを持つ2つの常にブロックについて、その評価の順序は完全に予測できないことを理解しています。 しかし、私が持っているとします always @(a) begin : blockX c = 0; d = a + 2; if(c != 1) e = 2; end always @(a) begin : blockY e = 3; end always @(d) be
    verilog 2017-10-29

    0熱

    2答えて

    音声遅延が、私はあなたのmic_i <strong>N</strong>の同じサンプリングレートである20kHzの、ある、ヨーヨー<strong>U</strong>コード<strong>S</strong>を試みることがありますdelay_clkを想定し

    module my_delay_mod( input [11:0]audio, input delay_clk, output [11:0]delay_out ); integer i; reg [11:0]memory[0:4999]; always @ (posedge delay_clk) begin me
    verilog delay 2017-10-29

    0熱

    2答えて

    Verilogで不明なレジスタを確認する方法

    コンソールから3つの入力を取得するとき、レジスタを初期化していない可能性があることを確認し警告する方法が不思議です。 flag = $value$plusargs("a=%b", a); if (flag != 0 && flag != 1) begin $display("a might not be initialized"); end flag = $value$plusar
    verilog 2017-10-30
最新の質問