verilog

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    複数ビットレジスタを初期化した後にアクセスするビットの違いは、Verilogで前進/後退します

    新しいVerilogユーザーがここにあります。私はいくつかのエクササイズをしていて、私にこれを疑わせるいくつかのロジックを使用する必要がありました。関連するコードは次のとおりです。 reg [7:0] a; reg [0:7] b; a[2] = 1'b1; b[2] = 1'b1; 「a」は00100000または00000100になりますか？私は 'b'は00100000であろうと推測
    verilog 2017-12-04

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    3サンプリングのための3つのADCデータの合計を取る

    こんにちは皆、 は、私は、Verilog言語によってプログラミングFPGAで初心者です。現在、私は3サンプリングでadcデータの合計を計算するためにファームウェアを設計しようとしています。まず、コードで1回のサンプリングで1つのADCについて説明します。あなたは、コードを見てみると、あなたはCLKRクロックの立ち上がりとadcIfEnb == 1で、adc_dataがadcIfDataから値を取得
    verilog 2017-12-05

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    Verilogはケースステートメントでオプションをデフォルトに設定しているようです

    私は大きなスタンプの一部を書いています。私はVerilogに慣れていないので、助言をいただければ幸いです。 4つのボタンのうちの1つを押すと、4つの7セグメントディスプレイの最初に数字（1-4）が書き込まれます。 module final(CLK,button1,button2,button3,button4,a0,b0,c0,d0,e0,f0,g0,a1,b1,c1,d1,e1,f1,g1,a2
    case verilog 2017-12-05

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    Verilogの反復エラー

    こんにちは私はVivado 2017年2月1日にコードのこの部分を実行しようとしていると私はが [シンセ8から3380]ループ条件は、2000回の繰り返し while (side == 1) begin ball_x<=ball_x - 11'd10; end while (side == 0) begin ball_x<=ball_x + 11
    verilog vivado 2017-12-08

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    は、コードの目的は、入力場合AOUT1とAout0を更新することです...私は多分、私が不適切な用語を使用している場合ので、私を許してしばらくの間、周りを探してきた</p> <p>をcase文

    で複数の変数を更新します "エラー（10170）：FourBitAdder.v（55）のテキスト付近でVerilog HDL構文エラーが発生しました："、 "このエラーは、7セグメントディスプレイに対応していますが、 ; expecting ";"。指定されたキーワードの直前または直前に現れる構文エラーを確認して修正してください。 "以下は は、7-（私は、ハードウェア、以下に、私は私のソフトウェ
    case condition verilog case-statement 2017-12-10

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    接続の幅がポートの幅と一致しません

    問題があります。私のコードは動作しませんし、私はなぜそうしません。お願い助けて。私はキャリースキップ加算器nbitsを作成しようとするとエラーが発生しました。 警告：C：/Users/Gerson/Desktop/cska1/cska1.v（102）：接続幅は、ポートの幅と一致していない '' これは私のエラーです。 このエラーは、すべてのmux a、b、selで発生しました。 ありがとうございま
    verilog add helpers mux 2017-12-10

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    連結演算子は、モジュールのインスタンスに

    MUX32_16x1 inst9(muxR, dontNeed, addSub, AddSub, mult, shift, shift, wireAnd, wireOr, wireNor, {31{0}, addSub[31]}, dontNeed, dontNeed, dontNeed, dontNeed, dontNeed, dontNeed, OPRN[3:0]); 以上 を許可していませ
    concatenation verilog bits 2017-12-11

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    のVerilog、こんにちはゼロフラグため

    module NOR31_1x1(Y,A); input [31:0] A; output Y; wire [29:0] norWire; nor nor1(norWire[0], A[0], A[1]); nor nor2(norWire[1], norWire[0], A[2]); nor nor3(norWire[2], norWire[1], A[
    bit-manipulation verilog modelsim nor 2017-12-11

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    Verilogにおける乗算の問題

    2つの7ビットの数値を乗算してVerilogで乗算しようとしていますが、何らかの理由で問題が発生しているようです。結果が0〜9の10進数であるときに乗算が機能する（1の出力を生成する）ように見えますが、9より大きい結果は1の出力を生成しないように見えます。 "Operand1"および "Operand2 "技術的には4ビット（小数点以下9桁）のみですが、問題を解決するかどうかを判断するために7ビッ
    verilog multiplication 2017-12-11

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    Verilogゲートレベルシミュレーションで予期しない 'X'リセットの値

    機能検証を行うために、合成後にVerilogネットリストのゲートレベルシミュレーションを実行しています。ただし、シミュレーションの開始時にリセット値が '0'になる必要がある場合、リセット値は 'X'です。図から、入力dsc_reset_b_rが0であることがわかりますが、インバータに接続された後、値は「X」に変更されましたが、これは予期しないものです。同じデザインとテストベンチの場合、RTLシミ
    verilog reset 2017-12-11
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