verilog

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intの何ビットが32ビット浮動小数点の前置きと一致しますか？

私は浮動小数点演算子と整数演算子の合成のタイミングとコストを比較しようとしていますが、それらを適切に比較するには、32ビット浮動小数点で表される整数演算に同じ相対量のビットを使用する必要があります数。助けをよろしく！

integer verilog point floating 2017-09-26

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チェック

は、私はそれについてサイト上の記事を見て、私は答えを理解していなかった。 質問： 数値が3で割り切れるかどうかを判断するコードを書く。関数への入力は1ビット、0または1であり、これまで受信した数値が3で割り切れる数値のバイナリ表現であれば1になる。ゼロ。 例： input "0": (0) output 1 inputs "1,0,0": (4) output 0 inputs "1,1,0,0"

algorithm vhdl verilog 2017-09-29

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アルテラ・ボードを使用したVerilogインクリメント・デクリメント・カウンタ

基本的にVerilogの新機能であり、構文がどのように機能し、このようなことがわかりません。 下に4ビットカウンタをインクリメントまたはデクリメントするアルテラボード上の押しボタンスイッチを使用しよう 割り当てがあります。オンボードLEDを使用してカウンタの値を表示する必要があります。スイッチを使用してカウンタの方向を制御し、プッシュボタンを押してカウンタ値を変更します。 これは私が今までに得たこ

verilog counter altera quartus digital-design 2017-10-02

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到達不可能な評価でVerilogが無効/無効なスライス範囲

場合によっては、スライスの幅がゼロでない場合に配列スライスと照合したい状況がパラメータ化されたコードになります。私はこのようなものを書くかもしれません： parameter SLICE_WIDTH; parameter SLICE_BASE; logic [my_array_size : 0] my_array; //... always_ff @ (posedge clk) begin

verilog system-verilog 2017-10-03

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私はPERLスクリプトでVerilog :: Netlistモジュールを使用しようとしています。このモジュールには、共有ライブラリlib/auto/Verilog/Preproc/Preproc.soがあります。

私はPERLスクリプトに 'Verilog :: Netlist'モジュールを使用しようとしています。これにはlib auto/Verilog/Preproc/Preproc.soが含まれています。 このlibでは、libstdC++。so.6 libを動的にロードする必要があります。 libstdC++。so.6のパスはどのように指定できますか？このように、あなたのPerlスクリプト

perl unix environment-variables shared-libraries verilog 2017-10-06

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ラッチ警告によるケース

Imは4階建ての建物で動作2台のエレベータの をシミュレートするために、PS2キーボードとbasys2での作業のVerilog PS2キーボードからのコードワードとのステートメント（サブ1、2及び3） にこのコードは、各エレベータの内部要求を保存、定義されたCWはPS2キーボードからのコードワードである paremetersは ps2 keyboard codes module reg_in2(

verilog 2017-10-07

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SystemVerilogのパラメータに依存するcase文

私は、シーケンシャルロジック（常にクロックのposedgeでアクティブ化されたブロック）内にcase文を持っています。このケースでは、変数varを評価していますが、ビット幅はパラメータPARAMによって異なります。可能な値のすべてをカバーする必要があります。varはケースのステートメントで取ることができ、値はPARAMに基づいて異なります。一例として、PARAMが32の場合、varは5ビット幅であ

verilog system-verilog 2017-10-09

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名前付きブロック操作を無効にするVerilogコードは合成可能ですか？

名前付きブロック操作のVerilogコードは合成可能ですか？その一例は以下の通りです： module named_block_disable(); reg [31:0] bit_detect; reg [5:0] bit_position; integer i; always @ (bit_detect) begin : BIT_DETECT for (i = 0;

verilog synthesize 2017-10-10

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マクロを使用してsystemverilogで信号名を連結します

信号名を作成するためにsystemverilog/verilogで2つの文字列を連結しようとしています。 私の下のコードスニペットでは、lhs側は正常に動作するようですが、rhs側はうまく動作しません。 ツールは、 "bitempがまだ宣言されていません"というエラーを表示します。 "clno"パラメータに "0"というハードコードされた値を渡すと、lhsとrhsの両方で動作します。 enter

macros verilog system-verilog 2017-10-12

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Verilogでは、8ビット入力の1の数を数えて出力しますか？

私が気にしていることは、8ビットの入力を1つ取り、1を数えることです。次に、それらの1を表します。 01010111出力0101（5 1の入力からあります） module 8to4 (in,out,hold,clk,reset); input [7:0] in; //1 bit inputs reg [7:0] hold; //possible use for case statement

verilog hdl 8bit 2017-10-13

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