uvm

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uvm_config_dbエントリを削除することは可能ですか？

は uvm_config_db#(uvm_bitstream_t)::set エントリ uvm_config_db#(uvm_bitstream_t)::exists ようにリターン0を削除することが可能ですか？ 私はnullに設定しようとしたが、まだありません、それはできません事前に1 おかげ Rajdeep

uvm 2017-09-15

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コンポーネント内のオブジェクトのuvm冗長性を変更する方法

コンポーネント内のオブジェクトの冗長性を設定する際に問題が発生しました。 私は、コマンドライン引数は以下の通りである、UVM_HIGHに特定のコンポーネント（uvm_test_top.env.subenv_a）の冗長性を設定したい： 1.+UVM_VERBOSITY=UVM_LOW 2.+uvm_set_verbosity=*subenv_a*,_ALL_,UVM_HIGH,build,0

system-verilog uvm 2017-11-27

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クロッキングブロックと信号割り当ての相関関係

この2つのコードスニペットが異なる動作をする理由を説明することはできますか。 2番目のケースでは、10個のトランザクションでシーケンスを開始するとき、最初に2つのトランザクションが同時に発生し、1つが別のトランザクションをオーバーライドし、シミュレーションの開始時にのみ発生します。すべてが大丈夫です。 task fir_driver::drive_write(input fir_item#(D_W

interface driver system-verilog uvm 2017-11-28

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Specman e：シーケンスがそのBFMを駆動し、そのMAINがテストで定義されていない

私はUART検証環境を構築しています。 DUT UARTのRxにフレームを駆動するためvr_ad_sequence - - uart_sequence 両方の配列、それらのドライバとのBFMは正常に動作DUTのUARTの設定を駆動するため ： 私は2 sequencesesを持っています。 しかし、構成シーケンスのみを使用する簡単なテストを作成した場合、DUT UART Rxは検証環境によって駆動

uvm specman e 2017-12-14

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シミュレーション時間を節約するために、システムのVerilogジェネレータモジュールから生成されたパケットを破棄する必要がありますか？

私がgenerate_directed_packetと呼ぶたびに、新しいオブジェクトが作成されます。次のパケットオブジェクトを作成する前に、パケットオブジェクトの削除について心配する必要があります。もしそうなら、パケットオブジェクトを削除するにはどうすればいいですか？ function void generate_directed_packet(); packet = new(); void'

verilog system-verilog verification uvm 2017-11-01

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静的整数で予期しない動作を示し

は、次のコードを考えてみましょう私のテスト、二回目、my_static_intから2回bodyを呼び出すためには、代わりに私が1 のでであると予想何の値2を持っています0％はbodyが実行されるたびに破棄されます（これは％pを使用して検証します）.my_classの全く別のオブジェクトで次の実行を再試行しないでください。 多分私の理解はここにありません。

verilog system-verilog uvm 2017-09-12

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マルチポートスイッチのASIC検証

4つの同一インタフェース（A、B、C、D）すべてからパケットを取り込むことができるDUTがあります。1つのポートからのパケットは、出力ポート、4）。例：Aからのパケットは1,2,3または4に進むことができます。ポートBからのパケットは1,2,3または4に進むことができます。同じポートに入っているパケットは順番に並んでいますが、パケットはA、B、C、Dの間で任意の順序で処理できます（4つのインターフ

system-verilog uvm 2017-09-13

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UVMの排出時間について

UVMを初めて使用しています。 「排水時間」の概念について質問があります。本当のuvmテスト環境で「排水時間」がどのように役立つのでしょうか？ 例を表示する方が良いでしょう。 ありがとう〜！

system-verilog uvm 2017-12-26

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uvm_config_dbを使用してキューの値を取得して取得する

テストの実行段階でconfig dbにキュー値を設定しようとしていて、uvm_config_dbを順番に使用しようとしましたが、これで成功しません（get uvm_config_dbからの呼び出し）、下記のエラーだけが表示されます。私が間違っていて、それを修正する方法を教えてください。また、 "[RNFNAME] Resuruce"ではなく[RNFNAME] Resource "でなく、BCLから

uvm 2017-09-18

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システムのVerilogでビットを文字列に連結する方法は？

if(ci.busy) begin// writing **dataout** = {dataout,string'(**ci.dout**)}; $sformat(request,"%b",req.dout); $fwrite(data, request); end ここで、ci.doutはビットでデータアウトは文字列です。 これは静的キャストを使用してビット

verilog system-verilog uvm vlsi 2017-11-20

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