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    私のインターフェイスタスクから私のモジュールの内部ワイヤを動かす

    EDIT：私は以下の方法を試してみました：ロジックの代わりにワイヤにインターフェイスを設定し、ドライバのZを制御から放棄したい他の運転者が引き継ぐことができるように信号を送る。 u_slave_dutが私のインターフェースから駆動されていないのが分かるので、まだ動作しません。何が間違っているかの手がかりは？私の動作例：https://www.edaplayground.com/x/4SSP いくつ
    verilog system-verilog verification uvm 2016-11-17

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    SVインターフェース信号をVHDLタイプにバインドする方法は？

    VHDLモジュールにインターフェイスをバインドしようとしています。モジュールに次のように定義されて私はにバインドする信号： TYPE dut_fsm_type is ( IDLE_STATE, WAIT_STATE, IDENTIFY_STATE, LATCH_STATE, DONE_STA
    vhdl system-verilog uvm questasim 2016-11-23

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    uvm_reg peek関数が返されるまでに時間がかかります

    peekの関数uvm_regがシミュレーション時間0の値を返したと思いました。この機能が必要なので、HDLバックドアアクセスパスをすべて実装しました。クロック・サイクルごとに、ゼロシミュレーション時間に、my_regが0 state==DISABLEであることを主張する：これはだった私のスコアボード while (state == DISABLE) begin uvm_reg_data_
    system-verilog uvm questasim 2016-11-28

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    UVM TBおよびDUTパラメータコントロール

    結核の計画に直面している1つの問題を解決するのを手伝ってください。今、私は私のテストは、このWIDTHパラメータを制御したい module Multiplier #(parameter WIDTH = 8) ( input [WIDTH-1:0] addr, ： はのは、私のDUTをパラメータと一部の入力ポートを持っているようなものを想定してみましょう。 テストでWIDTHパラメータを
    uvm 2016-11-29

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    パッケージ内で一度仮想インターフェイスを取得

    テスト環境で使用するための一般的なタスクと関数を含むパッケージを作成しようとしています。 例えば、 package test_misc_pkg; `include "uvm_macros.svh" import uvm_pkg::*; task wait_rest(); virtual test_if test_vif; if (!uvm_config_db #(vir
    system-verilog uvm 2016-11-30

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    アドレスへのregモデルオフセットのトレース方法

    デフォルトマップでreg（たとえばVRF050）を追加し、そのアドレスは sv codeのように0x1000a050にする必要があります。 しかし、どういうわけか、シミュレーションでは0x40028143に転送されますSimVision この予期しない変更は何か方法やアイデア、キーワードがありますか？おかげさまで
    system-verilog uvm 2016-12-01

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    仮想列クラス計画

    次のように私は、仮想シーケンスのためにいくつかのコードを書いています： class base_v_seq extends uvm_sequence #(uvm_sequence_item); seqr1 seqr1h; seqr2 seqr2h; //function new...... endclass class v_seq1 extends base_v_seq #(uvm_se
    uvm 2016-12-02

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    SystemVerilogの - 私は、次の基本クラスを持つ親クラスからすべての子メンバーの上に

    を行く： class base_transaction extends uvm_sequence_item(); bit [] rand_bit_list; function int my_randomize(int seed); .... endfunction: my_randomize() endclass: base_transaction
    system-verilog uvm 2016-12-08

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    SVクラスプロパティの存在を確認する方法

    自分のクラスの親クラスにこのようなプロパティがあるかどうかをチェックしたいと思います。そしてもしそうなら、それにアクセスするよりも。 if ($cast(this.get_parent(), agent_inst) && agent_inst != "NULL") if (agent_inst.vitf != "NULL") vitf = agent_inst.vitf;
    system-verilog uvm 2016-12-08

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    SysteVerilog、UVM uvm_reg_adapter。代わりにuvm_sequencesを使用する方法がありますか？

    私はレジスタ層用のアダプタを作成する必要があります。私は再利用したいバスにアクセスするためのシーケンスを持っています。 現在、アダプタはitemを返し、regレイヤはstart_itemを実行します。 シーケンスを使用する方法はありますか？regレイヤーは起動するだけです。 ありがとう、
    system-verilog uvm 2016-12-09
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