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    文字列を使用したVerilogマクロ

    システムのVerilogマクロを作成し、文字列変数を渡したいと思います。 define to define a string and pass that STRING_NAMEを使用している別のスレッドを読みましたが、次のものが必要です。 `define STRINGIFY(x) `"x`" 私はREG_PATHをパラメータとして使用されているstringに変換することにしたいです。 `def
    macros system-verilog uvm 2016-07-20

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    uvm monitor methodology＆run_phase

    私は、モニタのrun_phaseタスクのuvmメソドロジについて分かりませんか？ DUTは、モニタが監視およびチェックしているデータとともに複数のクロックを送信し、異なるクロックドメインを分離して保持します。だから私の実行フェーズのタスクは、CLK1とCLK2のみposedge文のいずれかが実行されますその後、整列されている場合である forever begin fork begin @(po
    uvm 2016-07-20

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    UVM-SystemCライブラリ 'make check'エラー

    uvm-systemc-1.0-alpha1ライブラリのobjdirの中でmake checkに次のエラーが表示されています。 ../configure make make install コマンドが正常に動作します。また、SystemC-2.3.1がインストールされていて、正常に動作します。リンカは、SystemCの関連の変数を見つけることができないようにmake checkmakech
    c++ makefile uvm systemc 2016-07-21

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    UVM-SystemCの実行スクリプトが動作しない

    UVM-SystemCサンプルコードを実行するためのperlスクリプトを開発しました。 #!/usr/bin/perl use warnings; use strict; sub main(); my $CLIBS = "\$SYSTEMC_HOME/lib-linux64"; my $UVMCLIBS = "\$UVMSYSTEMC_HOME/lib-linux64"; m
    perl linker uvm systemc 2016-07-22

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    uvmレジスタの書き込みが滞っていて返さない

    レジスタのブロックがあり、対応するレジスタアダプタの設定があり、バスプロトコルに変換されています。 私は私のレジスタの1にwriteメソッドを呼び出したとき、私はトランザクションが起こって見ると、driverそのジョブを完了できましたが、writeがどこかに立ち往生しています。 driver以下sequenceの抜粋を参照してください。 // ...uvm driver forever begi
    system-verilog uvm 2016-08-05

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    UVM-単一のドライバと単一のモニタを複数のインタフェースに接続できますか？

    単一のドライバと単一のモニタを複数のインタフェースに接続できますか？
    system-verilog uvm 2016-08-08

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    インターフェイスの2つのインスタンスに2つのインスタンスのモニタを作成する方法

    私はインターフェイスのクラスを持っています。 Iにより上部におけるこのインターフェースの2つのインスタンスを作成します。私がして仮想インターフェースを作成するモニタで //Interface declaration pakmx_if_out vif_out[2](clk, rst); //Registers the Interface in the configuration
    system-verilog uvm 2016-08-09

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    Explicit Predictor UVM RAL

    UVM RALのExplicit Predictorの例はどこにありますか？私は周りを検索していたが、何も見つかりませんでした。あるいは、誰かが簡単な例をコピーして書くことができますか？ ありがとうa lot
    system-verilog verification uvm 2016-08-09

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    スコアボードに入力トランザクションを書き込むべき場所

    私は簡単なテストをする必要があります。 入力はパケットであり、出力はまったく同じパケットです。 したがって、出力を予測する必要はなく、（モニタからの）出力トランザクションを入力トランザクションと比較できます。 シーケンスまたはドライバからスコアボードに入力トランザクションを書き込む必要がありますか？
    system-verilog uvm 2016-08-11

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    uvm_sequenceをコマンドラインから冗長に設定する方法は？

    uvm_sequenceの冗長性をコマンドラインから設定する最良の方法は何ですか？ は、私はのようなシーケンサー上のすべてのシーケンスの冗長性を設定することが可能です知っている： +uvm_set_verbosity=*my_sequencer,_ALL_,UVM_HIGH,run しかし、シーケンサは、あまりにも多くの情報を噴出される配列のトンを持っています。私が興味を持っている1つのシーケンス
    system-verilog uvm 2016-08-21
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