uvm

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トランザクションオブジェクトのUVMフェーズ

UVMフェーズに関する1つの質問があります。私はUVM相を理解していた。 build_phase、connect_phasesは、uvm_componentに対してのみ有効であり、派生クラスです。 つまり、uvm_transactionから派生するすべてのクラス、つまりuvm_sequence、uvm_sequence_itemはこれらのフェーズをサポートしていません。私たちは、次の class

system-verilog uvm 2016-05-26

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ドライバクラスの機能がオーバーライド

私はいくつかのインターフェイスのための検証IPを書いていると面白い1つの項目に直面して、私は何とかOOPの基本だと思う。 私のドライバでは、私は機能があります。 configMaster：DUTに固有です。また、VIPユーザーはその機能を無効にすることができます。今私はユーザーがそれを行うための仕組みを提供したいと思います。 私はVIPのドライバクラスの機能をオーバーライドする最良の方法は、 ユー

uvm 2016-07-15

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covergroupへのインターフェイスオブジェクト

私はカバーオブジェクトをインターフェイスオブジェクトに結びつけたいと思っています。そのdentifierを言って、シミュレータはこれを受け入れるdoes notのが interface fifoPorts #(parameter DSIZE = 8); ... endinterface covergroup write_cvr (fifoPorts itf) @(posedge itf.w

system-verilog uvm 2016-06-01

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SVの名前付け変数に "_"の重要性

私は2つの異なる質問があります。 UVMソースコードUVM src/*を通過しました。 私は変数が "_"の名前であることがわかります。これは読みにくい場所です。そのような形で宣言されている変数に重要性はありますか？ おかげ

system-verilog uvm 2016-06-16

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UVMの単一レジスタに対してuvm_backdoorアクセス​​を設定できますか？

add_hdl_pathおよびadd_hdl_path_sliceメソッドを使用して、レジスタパッケージ内の特定のレジスタに対するバックドアアクセスを設定しようとしています。 単一レジスタ用にuvm_backdoorをセットアップできますか、またはレジスタマップ全体をセットアップする必要がありますか？ 次のようなエラーが表示されます。 ブロックには抽象化 'RTL'のhdlパスが定義されていません

uvm 2016-06-16

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なぜ我々はanalysis_portが必要なときにanalysis_exportを必要とする

analysis_portからanalysis_impにデータを転送するには通常analysis_exportが必要です。 analysis_impを別のanalysis_impに接続できないため、ポートから実装へのデータ転送オブジェクトとして機能します。 ただし、analysis_port -sは他のanalysis_port-sに接続できます。 私の質問はなぜanalysis_exportが必

uvm 2016-06-20

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スコアボードからデータをシーケンスに送信する方法

スコアボードのデータを読み取りシーケンスに送信する必要があります。それを行う最善の方法は何ですか？ 私はメモリ読み出しシーケンスを持っています。これは書き込みシーケンスの終了後に開始する必要があります。 書き込みシーケンスはランダムなメモリ書き込みアドレスを生成するので、私はこれらのアドレスを保持する必要があります。そして、書き込みシーケンスの終了後、読み出しシーケンスに送る。 私はscoreba

uvm 2016-06-20

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UVM-SystemC Macコンパイラリンカエラー

私はclang ++を使っていくつかのUVMの例を手動でコンパイルしようとしています。 UVM-SystemC-1.0は正常にインストールされました（明らかにこれらの例をテストとして実行しました）。私は、コマンドに clang++ -I/Users/ahmadmas/Downloads/systemc-2.3.1/include -I/Users/ahmadmas/Downloads/uvm-sy

macos makefile uvm systemc 2016-06-22

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uvm_blocking_put_portとuvm_analysis_portはどこで使用しますか？

ポートと分析ポートの違いは何ですか？ uvm_blocking_put_portの使用場所とuvm_analysis_portの使用場所 uvm_analysis_portがuvm_blocking_put_portより優れている点は何ですか？

uvm 2016-06-28

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