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    UVMバーチャルシーケンサの目的は何ですか

    私はUVMバーチャルシーケンサの目的を理解しようとしています。 アカデミーがそれについて何と言っているかを見ると、基本的に他のシーケンサーのコンテナクラスです。 class sequencer extends uvm_virtual_sequencer; `uvm_component_utils(virtual_sequencer) sequencer_a m_seq_a; sequen
    uvm 2017-09-04

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    UVMのレジスタモデルの目的は何ですか？

    UVMでは、テストベンチはDUTの内部レジスタへの可視性がありません。それでは、なぜUVMテストベンチ・アーキテクチャでのレジスタ・モデルのミラーリングと作成が行われていますか？それは何の目的ですか？ テストベンチでは、ステータスビットなどが更新されたかどうかは、入力出力ポートのみにアクセスできるため、DUT内で更新されるかどうかはわかりません。
    system-verilog uvm 2017-09-04

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    2つの無関係なUVMシーケンスアイテムを異なるUVMエージェントから同期するにはどうすればいいですか？

    これは私のシナリオで、パリティエンコーダ - デコーダのDUTを検証するためのシナリオです。デコーダ入力エージェントは再アクティブエージェントであり、エンコーダ出力エージェントのパッシブモニタから取得したデータストリームにエラーを挿入します。 ここでは、エンコーダとデコーダの両方の入力エージェントに対して、シーケンスとシーケンスの項目が別々に用意されています。しかし、デコーダの再アクティブエージェ
    system-verilog uvm 2017-09-05

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    時間データ型のための `uvm_field_ *マクロとは何ですか？

    変数がtimeであるとしましょう。 class my_class extends uvm_object; time my_time; int my_int; `uvm_object_utils_begin(my_class) `uvm_field_int(my_int, UVM_DEFAULT) // ? for time `uvm_ob
    system-verilog uvm 2017-09-07

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    ランダム

    Iは連想配列有する：文字列である（アレイがDUT内のレジスタのためのUVMレジスタフィールドのハンドルを含む文字列によって索引付けされ rand uvm_reg_field array_assoc[string]; をフィールドの名前）。 「reg_field_1」と「reg_field_2」という名前の2つのレジスタフィールドがあるとします。 説明したように、 array_assoc["re
    arrays constraints associative-array system-verilog uvm 2017-06-06

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    特定のタイムアウト条件のチェック後にOVM/Verilogで「しばらく」ループを終了するにはどのよう

    は私が持っているループ「ながら」このようになりますOVMテストの一部として： while (signal_val == 0) begin signal_val = sla_vpi_get_value_by_name ("blah"); end 私がしたいですこのループを120マイクロ秒間だけ制限し、その後で終了します。 120μsの最後にまだ（signal_val == 0）が満た
    while-loop timeout verilog system-verilog uvm 2017-07-27

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    grab（）はUVMのseqとseqrで機能します

    グラブ機能はuvm_sequence_baseとuvm_sequencer_baseの両方にありますので、ロックとグラブに関する説明が混乱します。 私は流れが水のようなものだと思うし、シーケンサーはバルブであり、シーケンサーだけがブロックまたはオープンすることができます。 私は正しいですか？シーケンサーとシーケンサーの両方でgrab（）について何か言ってください。
    uvm 2017-08-01

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    テストセットの後にuvm_object_utils_beginフィールドが設定されていません

    何らかの理由で、作成時のオブジェクトがテストで渡された構成を選択しません。トレースを有効にするとGETが表示されず、SETだけが表示されます。 私は次のようにオブジェクトがあります。 env_cfg = top_env_cfg::type_id::create("env_cfg", this); ：私は、このオブジェクトを作成しておりますbuild_phaseに 私の環境では uvm_confi
    uvm 2017-08-09

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    additonal uvm_regを各レジスタマップアクセスに追加するにはどうすればよいですか？

    私はuvm_regを読み書きするときに常に追加のuvm_reg書き込みアクセスを追加する方法を探しています。フローは疑似コードで示されます。 擬似コード： reg_map.MY_REGS.REG1.write(status, <my data >); これはいつものようになります。 reg_map.MY_CTRL_REG.CFG (status, <data>); reg_map.MY_RE
    system-verilog uvm 2017-08-17

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    Questasimを使用して確認

    私はQuestasimでデザインを検証しようとしていますが、デザインはVHDLになっています。私はMakefileを使用しています。コマンドは vcom -93 -work $(work) $(RTL) $(SVTB1) $(SVTB) です。これはVHDLコンパイラを起動していますが、master_driver信号を表示していません。 誰にでも解決策を教えてもらえますか？
    uvm questasim 2017-08-21
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