uvm

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    get_field_by_nameを使用してフィールドを検索する際にregexを使用する

    systemvilogでuvmの登録フィールドを名前で取得しようとしています。正規表現を使用して、フィールド名にパターンを使用できるようにしたい。ここに私のレジスタフィールドである： YY_XXX_2_N ZZ_BBB_3_N UU_AAA_8_N MM_CCC_4_N YY_WWW_9_N あなたはすべてのレジスタフィールドが_Nで終わるされて見ることができるように、私はフィールドを
    regex system-verilog uvm 2016-10-03

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    工場、config_dg、resources_dbの違い

    私はときどき混乱していることがわかりました。 は、私は誰かが工場、config_dg間で異なっを明確にすることができれば感謝し、
    uvm 2016-10-09

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    systemverilogクラス変数またはクラスメンバーをどのように波形に追加できますか？

    systemverilogシミュレータ（Ius/cadence、Questa/Mentor、またはVCS/Synopsys）では、通常、波形内のクラスの変数systemverilogを表示する必要があります。 これを行う方法はありますか？
    class system-verilog simulator waveform uvm 2016-10-11

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    SystemVerilogはネストされたパッケージをサポートしていますか？

    UVMテストベンチで使用する.sv RALファイルを生成するツールがあります。問題は、このファイルがレジスタブロックをパッケージとして作成することです。私の問題は、私のテストベンチのために、複数の.sv RALファイル（異なるregブロックを表す）をインポートしたいということです。 これを行うには、私は単一のパッケージall_my_regs_pkg.svを作成し、 `このパッケージに他のパッケージ
    system-verilog uvm 2016-10-12

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    条件が失敗した場合にテスト/シミュレーションを停止する具体的な方法はありますか？

    ケースの状態が異常な場合にテストが中止されることを望みます。 UVM_ERRORを使用しましたが、これはテキストメッセージのみを生成します。 テキストメッセージに加えて条件エラーが発生した場合のテスト/シミュレーションを停止する具体的な方法はありますか（systemVerilogのアサートのようなもの）？
    assert uvm 2016-10-19

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    UVM -Create私自身のマクロ

    私は別のクラスからこのマクロを呼び出すためにUVMプロジェクトに //--------------------------------------------------------- // General macros which contain sequence repeate // in many places. //----------------------------------
    macros system-verilog uvm 2016-10-19

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    UVMで継承されたクラス

    私はUVMを学びたいと思っていますが、私はこれを知りたがっています。下のダイアグラムは継承を表していますか？たとえばuvm_objectはuvm_voidから継承しますか？私はUVM 1.1 Classのリファレンスを読んでいます。 17ページに記載されています。 uvm_voidクラスは、すべてのUVMクラスの基本クラスです。データメンバや関数を持たない抽象クラス です。これにより、Cプログラミ
    uvm 2016-10-25

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    UVM- 1つの設定ファイルとさまざまな設定ファイル（テストごとの設定ファイル）

    私はシーケンスとトランザクションで、それぞれのテストを変更したいと思います。 最適なオプションは何ですか？各テストに設定ファイルを持たせるか、または1つの設定ファイルを持ってテストファイル（uvm_test）のvaraiblesの値を設定するには？
    configuration uvm 2016-10-30

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    ModelsimでUVM TBをコンパイルしてシミュレートする1​​0.4b

    モデル10.4bでUVMを使用するのが初めてです。クラスがコンパイルされているかどうかを確認しようとしていますが、次のコンパイルエラーが発生しています。また、誰かが私をUVM排除の流れに向けることができれば、それは本当に役に立ちます。私はオンラインリソースを検索しました。 class fifo_trans_item extends uvm_sequence_item; rand bit
    system-verilog modelsim uvm 2016-11-01

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    UVM。どのシーケンスが現在シーケンサー上で実行されているかのレポートを取得するにはどうすればよいですか？

    どのシーケンサーが現在シーケンサー上で実行されているかのレポートを取得するにはどうすればよいですか？ これはデバッグ専用です...私には既に問題があることがわかります。私が望むのはもう少しデバッグ情報です。実行可能な複数のシーケンスがあり、どのシーケンスがキューに入れられているかを知りたい。私はget_next_itemのブロックを解除した後にドライバから情報（名前順）を取得することで解決しますが
    uvm 2016-11-09
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