SysteVerilog、UVM uvm_reg_adapter。代わりにuvm_sequencesを使用する方法がありますか？

私はレジスタ層用のアダプタを作成する必要があります。私は再利用したいバスにアクセスするためのシーケンスを持っています。現在、アダプタはitemを返し、regレイヤはstart_itemを実行します。シーケンスを使用する方法はありますか？regレイヤーは起動するだけです。ありがとう、SysteVerilog、UVM uvm_reg_adapter。代わりにuvm_sequencesを使用する方法がありますか？

出典

2016-12-09 Albert Waissman

'uvm_reg_adapter'クラスは' uvm_reg_item'でシーケンスを使用すると思いますが、 'uvm_sequence'を使用したい場合は、' uvm_reg_adapter'なしでこれを行うことが許可されている必要があります –

frontdoorシーケンスのユーザーガイドをご覧ください。クラスはuvm_sequenceです。これをレジスタアクセスとバスシーケンスの間のアダプタとして使用できます。

出典

2016-12-10 09:26:36

ありがとうございます。このメソッドは、uvm_regにはわずかな不便さしかなく、uvm_reg_block全体には設定できません。だから私はおそらくブロックの側に各レジスタのためにそれを設定する必要があります。 –

@AlbertWaissmanブロック内のすべてのレジスタをループし、それぞれに新しいフロントドアシーケンスを作成することができます。 –

SysteVerilog、UVM uvm_reg_adapter。代わりにuvm_sequencesを使用する方法がありますか？

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