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    システムVerilog/uvmの定義を処理する最良の方法は何ですか

    多くのチームで使用されている検証コンポーネントがあります。私はdefineと言ってADDRESS_WIDTHと私はすべてのチームのすべての要件の最大値に設定します。 しかし、それは理想的なソリューションのようには見えません。これがSV/UVMの方法で処理できる方法はありますか？ 私は人々がそれを更新するためにdefparamsを使用することができますが、その後も、私は別にinterfacesを処理
    system-verilog uvm 2017-03-27

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    タスクを介して仮想インターフェイス信号のビットスライスを駆動する

    私は、1ビットのクロックを設定し、それをクリアするタスクを作成しようとしています。 set_then_clearタスクの「信号」への非ブロックの割り当てに ** Error: path_to_driver.svh(53): LHS in non-blocking assignment may not be an automatic variable ** Error: path_to_driver
    system-verilog uvm 2017-02-10

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    UVMでモニタまたはサブスクライバによって行われるカバレッジ

    モニタまたはサブスクライバでカバレッジチェックがUVMで実行されていますか？私は2つの異なった意見を得る。 Cluelogicリンクでは、加入者でカバレッジチェックが行われていると言われていますが、UVM acceleraユーザーガイドでは、モニタ内でオーバーヘッドチェックが行われていると言われています（49ページ、セクション3.6）。誰かが明確にしてください。 http://cluelogic.
    uvm 2017-02-14

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    異なるバスドライバを使用するシーケンスのアダプタ

    アルゴリズムを実装するためにシーケンスアイテムを生成する汎用シーケンスがあります。 AXIやPCIeのようなさまざまなエージェントが使われているさまざまなテストベンチでこのシーケンスを実行する方法が必要です。 おそらく最も良い実装は、一般的な項目を取得して特定のエージェント項目に変換し、エージェントシーケンサーで開始するアダプタでしょう。 ありがとう、
    uvm 2017-02-22

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    並行アサーションをモニタでどこに書くことができますか？

    私は私のモニターで、次の同時アサーションを記述する必要があります。 assert property (vif.cos == 1 |-> vif_out.y == vif.xi/sqrt(2)); 私はrun_phaseでそれを入れてみましたが、私は次のエラーを得た： 同時アサーションは、タスク/クラスメソッドで許可されていません。 どこに置く必要がありますか？
    system-verilog assertions uvm system-verilog-assertions 2017-03-01

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    $入力信号付き$

    イベントが発生した場合、過去の "num_ticks"で何らかの信号がアサートされているはずであることを確認したいと思います。 例として、私が書いたプロパティは次のとおりです。 property test_past; @(posedge clk) $rose(gnt) |-> $past(req, num_ticks); endproperty ここでの問題はnum_ti
    system-verilog uvm questasim system-verilog-assertions 2017-01-11

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    drop_objectionは、私はのような簡単なmain_phaseを持って異議

    をドロップすることができません。 デバッグに基づいて、drop_objectionはフェーズの完了に必要なm_events []。all_droppedをトリガーしないようです。 理由がm_evensのuvm_rootオブジェクトにありますが、drop_objectionはテストオブジェクトのために試行するため、ミスマッチします。 何が間違っている可能性がありますか？ UVM-1.2を使用していま
    system-verilog uvm 2017-01-12

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    マクロのパッケージ

    わかったように、SystemVerilogはパッケージ内のマクロ定義をサポートしていません。 UVM用に独自のマクロを実装する場合は、別々のファイルに記述し、そのファイルを先頭にインクルードする必要があります。「uvm_macros.svh」ファイルと同様です。 誰かがこれを確認できますか？
    system-verilog uvm 2016-12-10

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    どのようvr_ad_sequence

    から読み出したデータを取得する私はこのようなものになりレジスタ読ん配列を有する： extend MAIN MAIN_TEST sample_vseq { !reg_read : READ_REG vr_ad_sequence; body() @driver.clock is first { do reg_read keeping { .driver
    uvm specman e 2016-12-12
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