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UVMシーケンスへの参照

レジスタのステータスを監視する必要があります。私は、レジスタを読み込んでローカルに格納するUVMシーケンスを作成しました。私のテストコードでは、これらの レジスタにアクセスする必要があります。ここでsudoのコードは次のとおりです。 typedef struct { int a; } my_regs; class my_seq extends uvm_sequence;

system-verilog uvm 2016-09-21

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JasperGoldを使用して機能検証を行うことはできますか？

誰でもJasperGoldを使って機能検証を行う方法を教えていただけますか？ このツールを初めて使用しています。

system-verilog uvm 2016-09-27

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UVM TBクラス図をダンプする方法は？

UVM（またはSV）TBクラス/オブジェクト階層図をダンプすることはできますか？ これは簡単にコードをブラウズし、一般的にTBを確認するのに役立ちます。事前に 感謝:)

system-verilog uvm 2016-09-29

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UVM macros- SVTEST/SVTEST_END

私はAXIドライバに関する次のブログを読んで： http://blog.verificationgentleman.com/2016/08/testing-uvm-drivers-part-2.html?showComment=1471877179631#c7809781639091671746 このブログでは、いくつかの用途がSVTEST/SVTEST_ENDマクロにあります。私はそれらのマクロ

system-verilog uvm 2016-08-22

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シーケンスライブラリでselect_sequenceをカスタマイズする際の問題

sequence_libraryの "select_sequence"をカスタマイズしようとしているときに直面している1つの問題を理解してください。 私は "select_sequence"をカスタマイズして、シーケンスを正確な順序で実行する必要があります。これは外部ファイルで書かれています。 そのため、私は登録されたすべてのシーケンスタイプのコンテナを踏んでいます：sequences [$]。ダ

uvm 2016-09-02

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uvmでのランダム化

UVMでのランダム化の仕組みやntb_random_seed以外の要素に影響を与える要素を理解するのに役立ちます。私は同じntb_random_seedを使用しているテストケースを観察していますが、表示マクロを追加するだけで異なるランダム化が行われています。出来ますか？私の質問がはっきりしていることを願っています追加情報が必要な場合はお知らせください。

system-verilog uvm 2016-09-19

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EclipseとCygwinを使用したUVM-SystemCのコンパイルとリンク

EclipseでUVM-SystemCライブラリを使用しようとしていますが、インストールできましたが、接続に問題があります。私は、コードのこの部分の書き込みを例えば試してみてください。 template <typename REQ> class vip_driver : public uvm_driver<REQ> { public: vip_if* vif; vip_driver(uvm

eclipse cygwin uvm systemc 2016-09-26

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読み取り/書き込みaxiトランザクションで必要なプロパティは何ですか？

私は、AXIバスを含むデザインの検証環境を作成しています。 読み取り/書き込みAXIトランザクションで必要なプロパティは何ですか？ 私のトランザクションは以下のようになります。他に何かを追加する必要がありますか？ typedef enum bit [3:0] { LENGTH_[1:256] } length_e; //-------------------------------------

system-verilog uvm 2016-08-23

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AXIバス用テストベンチの作成

AXIバスを含むプロジェクトにテストベンチを作成する必要があります。 私は書き込みと読み取りのためのインターフェイスとトランザクションを書き始めます。これは、インターフェイスをブログよる http://blog.verificationgentleman.com/2016/08/testing-uvm-drivers-part-2.html?showComment=1471877179631#c7

system-verilog verification uvm 2016-08-23

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固定幅の符号付き数値へのキャスト

UVM RALモデルからレジスタフィールドを読み戻しています。フィールド自体は14ビットの符号付き数値ですが、私はちょうど、関連するビットを取得し、その後、署名数 uvm_reg_data_t reg_value; int destination; reg_value = reg_field.get(); assign destination = signed'(14'(reg_value

system-verilog uvm 2016-09-07

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