SystemVerilogの - 私は、次の基本クラスを持つ親クラスからすべての子メンバーの上に

Question

を行く：

class base_transaction extends uvm_sequence_item(); 

    bit [] rand_bit_list; 


    function int my_randomize(int seed); 
    .... 
    endfunction: my_randomize() 

endclass: base_transaction 

base_transactionクラスを拡張し、いくつかのクラスがあります。

base_transactionクラスのmy_randomize（）関数から、すべての子メンバー（拡張クラスの1つ）を処理するsystemVrilog/UVMオプションはありますか？

Answer 1

私はSystemveilog/UVMにあなたの望むことをするオプションはないと思います。しかし、次のようなコードでそれを行うことができます。

これで、base_transaction::child_listキューを持つすべての子メンバーにアクセスできます。