vhdl

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汎用VHDLコードのアドレス指定方法にForループを使用する

これは初めての投稿です。できるだけ具体的にしようとします。 私が投稿しようとしているコードの部分では、私がコメントした"ケース" -expressionのコードを一般的な方法で実装しようとしています。このコードは、より大きな実装の一部であり、私はこのコードで現在使用されている信号のみを保持しています。 そうなことは、私は一般的なアドレスバス「BUS_A」に入力して来るものに従うことを「親族」と「D

generics vhdl addressing-mode 2016-07-11

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VHDLステートマシンがステートをスキップしています

VHDLでステートマシンを開発していますが、正しく機能していないようです。設計は以下に示されます： SHARED VARIABLE XM_INDEX : NATURAL RANGE 0 TO 99 := 0; SIGNAL XM_STATE_INDICATOR : STD_LOGIC_VECTOR (7 DOWNTO 0) := "00000000"; TYPE XM_STATE_TYPE I

vhdl state-machines 2016-07-11

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std_logic_vectorから整数への変換vhdl

変換の問題に直面しています。同様のトピックがたくさんありますが、コードはまだ動作していません.Plsは私にいくつかのヒントを教えてください。 Quartusは私にエラーを与える： Error (10476): VHDL error at true_dual_port_ram_single_clock.vhd(44): type of identifier "random_num_i" does n

vhdl 2016-07-14

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Ifステートメント内の配列VHDL

すべてが0の場合のために8ビットの配列のif文を書くにはどうすればいいですか？ 制御ポートとして開始する - IF START = '0' ; OR IF START = '00000000';

if-statement vhdl 2016-07-14

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このVHDL関数のカッコの前にアポストロフィがあるのはなぜですか？

私はテストベンチをコーディングするのが初めてで、新しい構文がたくさんあります。私は "文字列"の後にアポストロフィが何を示しているのか理解しようとしています。 hereの属性ではありません。また、私はVHDLのアポストロフィの後に括弧を見たことはありません。

syntax vhdl 2016-07-14

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VHDL：2つの通常の4ビット加算器を使用して8ビットのBCDカウンタを設計するにはどうすればよいですか？

私はこのウェブサイトで見たほとんどのカウンタと異なり、私のBCDカウンタは1つの8ビットBCDカウンタを作るために2つの4ビット加算器を使用する必要があります。これまで私が行ってきたことは、通常の全加算器を設計し、それを通常の4ビット加算器を設計するのに使用したことです。あなたが見ることができるように library ieee; use ieee.std_logic_1164.all; en

vhdl 2016-07-17

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Modelsim - GUIを使用しないファイルの場合 "ライブラリにコンパイル"を設定する

GUIを使用せずに個々のファイルで "ライブラリにコンパイル"設定をどのように設定しますか？私はTCLスクリプトからそれを設定したいと思います。 プロジェクトのaddfileコマンドをTCLスクリプトで使用する場合、「フォルダに配置」設定を設定できます。

tcl vhdl verilog modelsim 2016-07-18

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変数に制約エラーがある必要があります

エラーが発生しましたが、理由がわかりません。 私のコード： library ieee; use ieee.std_logic_1164.all; use work.Func_Pack.all; use ieee.std_logic_arith.all; use IEEE.std_logic_unsigned.ALL; --use ieee.numeric_std.all; entity

vhdl 2016-07-19

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Quartusプロジェクトのieeeとfloatfixlib vhdlライブラリの関係の説明

アルテラのQuartusパッケージを使用したFPGAプログラミングの学習を始めます。 私は、次のものが含まれ、いくつかのレガシーコードを持っている： library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use ieee.math_real.all; library floatfixlib; use fl

vhdl fpga quartus ieee 2016-07-21

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VHDL入力が強制的に接地される

私はVHDLを初めて使用しています。私は加算器減算器のコードを書こうとしていました。循環のための私の入力バスの1つは、合成後に地面に接続されています。私はUbuntu 14.04 LTS 64ビットでザイリンクスISE 14.2を使用しています。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.AL

vhdl xilinx xilinx-ise 2016-07-22

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