SystemVerilogはネストされたパッケージをサポートしていますか？

Question

UVMテストベンチで使用する.sv RALファイルを生成するツールがあります。問題は、このファイルがレジスタブロックをパッケージとして作成することです。私の問題は、私のテストベンチのために、複数の.sv RALファイル（異なるregブロックを表す）をインポートしたいということです。

これを行うには、私は単一のパッケージall_my_regs_pkg.svを作成し、 `このパッケージに他のパッケージを含めます。コンパイルエラーが発生し、それを調べると、SystemVerilogのネストされたパッケージがサポートされていないように見えます。

regブロックの各パッケージを手動でインポートする必要がありますか？私は、輸入品を使ってファイルを作り、それを `それを含めることができると思うが、これは唯一の方法なのだろうか？

Answer 1

SystemVerilogでは、パッケージ宣言のネストを許可しません。あなたにとって最良のことは、パッケージインポートステートメントのリストであるファイルを定義し、ユーザーにそのファイルを必要に応じて`includeに持たせることです。

これはパッケージインポートを連鎖させることができる別のSV機能ですが、次のパッケージでインポートするパッケージにインポートするシンボルを明示的にexportにする必要があります。セクションを参照してください。26.6パッケージからインポートされた名前をエクスポートする 1800-2012 LRM