UVMのレジスタモデルの目的は何ですか？

Question

UVMでは、テストベンチはDUTの内部レジスタへの可視性がありません。それでは、なぜUVMテストベンチ・アーキテクチャでのレジスタ・モデルのミラーリングと作成が行われていますか？それは何の目的ですか？

テストベンチでは、ステータスビットなどが更新されたかどうかは、入力出力ポートのみにアクセスできるため、DUT内で更新されるかどうかはわかりません。

Answer 1

DUTは、ポート経由で内部レジスタに直接アクセスすることはできませんが、一部のレジスタはインターフェイスプロトコル経由でアクセスできます。レジスタモデルは主にこれらのレジスタを対象としています。しかし、バックドアを介してデザイン内のレジスタにアクセスすることができます（セットアップとメンテナンスのためにはもっと多くの作業が必要です）。

ミラーは、テストベンチがと思う値をDUTのレジスタ値として保存します。 .mirror()を実行すると、レジスタモデルはレジスタ値（実際）とミラー（予想）を比較します。

ステータスビットは、しばしば予測するのが複雑です。物事を簡素化するために、フィールド（またはレジスタ）の比較を.set_compare(UVM_NO_CHECK)でオフにすることができます。フィールドレベルでチェックを無効にすると、同じレジスタ内の他のフィールドは引き続き比較されます。

あなたのクラブメッドの場合は、その後、あなたは、このようなレジスタのコールバックとしてや.predictと.mirrorメソッドを上書きするuvm_regとuvm_reg_fieldクラスを拡張するオプションを持っているか、より複雑な予測/ステータス・ビットにミラーの比較をしたいです。

Answer 2

UVM RALそれは、デザインのレジスタを読み書きするための高レベルの抽象化を提供し、いくつかの利点

1. を提供します。これは、レジスタのRTLが別の記述からコンパイルされている場合に特に便利です。すべてのアドレスとビットフィールドは、人間が判読可能な名前に置き換えることができます。
2. あなたのテストは、物理バスインタフェースから独立して記述することができます。読み書きメソッドを呼び出すだけです。
3. ミラーリングされたレジスタを使用すると、独自のミラー変数のセットを追加することなく、または余分な読み取り操作を実行しなくても、DUTの状態/構成を簡単に知ることができます。